[发明专利]铜互连结构的制作方法

说明书

技术领域

本发明涉及半导体技术领域，特别设计一种采用超低K介质层的铜互连结构的制作方法。

背景技术

随着集成电路的特征尺寸越来越小，互连结构的RC延迟成为影响集成电路的操作速度和性能的主要因素。通常，互连结构的RC延迟取决于互连层之间的绝缘层的介电常数(K值)和绝缘层的厚度。对于45纳米或其他工艺而言，工艺的趋势为采用超低K介质层作为互连层之间的绝缘层。然而，将采用上述超低K介质层作为绝缘层的工艺相比现有的半导体工艺集成有很多挑战，因为：低K介质层本身多孔、材质较软，容易受到刻蚀或灰化工艺的损伤。

因此，需要提出一种新的形成铜互连结构的方法，降低对低K介质层的损伤，减小RC延迟。

发明内容

本发明解决的问题是提供一种新的采用超低K介质层的铜互连结构，降低了对超低K介质层的损伤，减小了RC延迟。

为解决上述问题，本发明提供一种铜互连结构的制作方法，包括：

提供半导体衬底，所述半导体衬底上形成有底部金属层；

在所述底部金属层和半导体衬底上依次形成刻蚀停止层、超低K介质层、低介电常数保护层、硬掩膜层；

以所述硬掩膜层为掩膜，进行刻蚀工艺和/或灰化工艺，在所述刻蚀停止层、超低K介质层、低介电常数保护层内形成大马士革开口，所述大马士革开口露出所述底部金属层；

对所述大马士革开口的侧壁进行等离子体处理，以降低所述刻蚀工艺和/或灰化工艺对所述超低K介质层的损伤；

在所述等离子体处理之后，在所述大马士革开口内形成铜互连层，所述铜互连层与所述底部金属层电连接。

可选地，所述超低K介质层的K值范围为2.2～2.8。

可选地，所述等离子体处理采用含碳氢的等离子体进行。

可选地，所述刻蚀停止层的材料为SiN或SiC或SiOC或SiOCN或SiCN。

可选地，所述低介电常数保护层的材料为有机硅、聚合体、苯二氮、聚四氧乙烯、聚对二甲苯、聚醚、聚酰亚胺、聚酰胺、碳掺杂介质材料、碳掺杂有机硅玻璃、碳掺杂二氧化硅、氟硅玻璃、碳氧化硅中的至少一种。

可选地，所述低介电常数保护层的厚度为200～600埃。

可选地，所述低介电常数保护层的K值为4.5～5.5。

可选地，所述超低K介质层采用有机聚合物旋涂工艺或采用基于SiO₂材料的CVD工艺形成。

可选地，所述超低K介质层的厚度范围为2000～6000埃。

可选地，所述硬掩膜层的材质为金属，所述金属为Ta或Ti或W或TaN或TiN或WN。与现有技术相比，本发明具有以下优点：

本发明在大马士革开口形成后、铜互连层之前，对低K介质层进行等离子体处理，降低形成大马士革开口时对低K介质层造成的损伤，从而减小了RC延迟。

附图说明

图1是本发明的铜互连结构的制作方法流程示意图；

图2～图10是本发明一个实施例的铜互连结构的制作方法剖面结构示意图。

具体实施方式

由于低K介质层容易受到刻蚀工艺和/或灰化工艺的损伤，这会影响低K介质层的K值，增大互连结构的RC延迟。而且低K介质层的K值越低，越容易受到刻蚀工艺和/或灰化工艺的损伤。发明人发现，含有碳氢离子对低K介质层的损伤具有修复作用，可以降低互连结构的RC延迟，而且可以采用K值更低的超低K介质层作为互连结构的绝缘层。

请参考图1所述的本发明的铜互连结构的制作方法流程示意图，所述方法包括：

步骤S1，提供半导体衬底，所述半导体衬底上形成有底部金属层；

步骤S2，在所述底部金属层和半导体衬底上依次形成刻蚀停止层、超低K介质层、低介电常数保护层、硬掩膜层；

步骤S3，以所述硬掩膜层为掩膜，进行刻蚀工艺和/或灰化工艺，在所述刻蚀停止层、超低K介质层、低介电常数保护层内形成大马士革开口，所述大马士革开口露出所述底部金属层；

步骤S4，对所述大马士革开口的侧壁进行等离子体处理，以降低所述刻蚀工艺和/或灰化工艺对所述超低K介质层的损伤；

步骤S5，在所述等离子体处理之后，在所述大马士革开口内形成铜互连层，所述铜互连层与所述底部金属层电连接。

下面结合具体的实施例对本发明的技术方案进行详细的说明。为了更好地说明本发明的技术方案，请参考图2～图10是本发明一个实施例的铜互连结构的制作方法剖面结构示意图。