[发明专利]浅沟槽隔离结构及其形成方法，半导体结构及其形成方法

说明书

技术领域

本发明涉及半导体领域，特别涉及浅沟槽隔离结构及其形成方法，半导体结构及其形成方法。

背景技术

浅沟槽隔离结构(Shallow Trench Isolation，STI)是一种常用的隔离结构。浅沟槽隔离结构形成的原理是将硅衬底刻蚀与浅沟槽隔离结构对应的沟槽，将介质材料填入所述沟槽中。

MOS晶体管的有源区隔离结构也大多采用浅沟槽隔离结构，在专利号为US7112513的美国专利中还能发现更多关于浅沟槽隔离结构的相关信息。

现有的NMOS晶体管的形成方法包括：

参考图1，提供半导体衬底100，所述半导体衬底100是硅衬底或者SOI衬底；

参考图2，在所述半导体衬底100内形成浅沟槽110，所述浅沟槽110围绕半导体衬底用于形成NMOS晶体管的区域；

参考图3，以介质材料填充满所述浅沟槽110，形成浅沟槽隔离结构120，对所述浅沟槽隔离结构120所围绕的半导体衬底进行掺杂，形成p型掺杂阱130；

参考图4，在所述p型掺杂阱130内形成NMOS晶体管(未标示)的源极160、漏极170，在p型掺杂阱130表面形成栅极结构150。

但是在实际中发现，通过上述方法所形成的NMOS晶体管的抗辐射性能不够好，在辐射环境中或者经历辐射后容易产生漏电流。

发明内容

本发明解决的问题是提供一种浅沟槽隔离结构及其形成方法；提供一种半导体结构及其形成方法，以解决现有的NMOS晶体管在辐射环境中或者辐射之后容易产生漏电流的问题。

为解决上述问题，本发明提供一种浅沟槽隔离结构，包括：

半导体衬底，所述半导体衬底内具有凹槽；

覆盖所述凹槽表面的绝缘介质层；

位于所述绝缘介质层表面的导电层，所述导电层填充满所述凹槽，所述导电层与低电位电连接。

可选地，所述绝缘介质层的材料是二氧化硅。

可选地，所述绝缘介质层包括依次形成的二氧化硅层、氮化硅层和二氧化硅层。

可选地，所述绝缘介质层的宽度不小于5nm。

可选地，所述导电层的材料是多晶硅。

相应地，本发明还提供一种浅沟槽隔离结构形成方法，包括：

提供半导体衬底，所述半导体衬底内具有凹槽；

形成覆盖所述凹槽表面的绝缘介质层；

在所述绝缘介质层表面形成导电层，所述导电层填充满所述凹槽；

电连接所述导电层与低电位。

可选地，所述绝缘介质层的宽度不小于5nm。

本发明还提供一种半导体结构，包括：

半导体衬底，所述半导体衬底具有凹槽，以及位于所述凹槽两侧器件区的器件，所述器件包括NMOS晶体管；

覆盖所述凹槽表面的绝缘介质层；

位于所述绝缘介质层表面的导电层，所述导电层填充满所述凹槽；

所述导电层与低电位电连接。

可选地，所述绝缘介质层的材料是二氧化硅。

可选地，所述绝缘介质层包括依次形成的二氧化硅层、氮化硅层和二氧化硅层。

可选地，所述绝缘介质层的宽度不小于5nm。

相应地，本发明还提供一种半导体结构形成方法，包括：

提供半导体衬底，所述半导体衬底内具有凹槽，以及位于所述凹槽两侧的器件区；

形成覆盖所述凹槽表面的绝缘介质层；

在所述绝缘介质层表面形成导电层，所述导电层填充满所述凹槽；

电连接所述导电层与低电位；

在所述器件区形成器件，所述器件包括NMOS晶体管。

可选地，所述绝缘介质层的宽度不小于5nm。

与现有技术相比，本发明的技术方案具有以下优点：

所提供的浅沟槽隔离结构包括依次形成在浅沟槽表面，并填充满所述浅沟槽的绝缘介质层和导电层。在辐射环境中，浅沟槽隔离结构内产生电子-空穴对。其中电子扩散到半导体衬底中，空穴一部分位于导电层；另一部分位于绝缘介质层。位于导电层中的空穴被低电位抽走，积累在浅沟槽隔离结构内的电荷只有位于绝缘介质层内的空穴，从而减小了位于浅沟槽隔离结构中的空穴的数量，避免了在浅沟槽隔离结构内产生过大的电荷积累，从而避免了漏电流，所述漏电流由所述过大的电荷积累形成的电势差引起；

进一步，可以通过调节绝缘介质层和导电层的厚度分配，减小绝缘介质层的厚度，从而减小所积累的电荷；

进一步，所提供的浅沟槽隔离结构形成方法工艺简单，容易与现有半导体工艺集成。

附图说明