[发明专利]静电放电保护装置

说明书

技术领域

本发明涉及一种静电放电保护装置，特别是涉及一种栅极耦合静电放电保护装置。

背景技术

随着CMOS半导体工艺进入深次微米(deep sub-micron)的尺寸，许多先进的工艺技术被使用，以缩减元件的尺寸并保有元件的特性，例如：较薄的栅极氧化层、较短的通道长度、较浅的接面深度(junction depth)、淡掺杂漏极(Lightly-Doped Drain，简称LDD)结构、以及自动对准金属硅化物(Self-aligned Silicide，简称Salicide)结构...等。然而，上述先进的工艺技术却也导致集成电路对静电放电(electrostatic discharge，简称ESD)的防护能力下降许多。因此，如何增强元件抵抗ESD的能力，已是深次微米元件在设计上所欲解决的一项课题。

一般而言，现有的集成电路都会在输入与输出接脚配置静电放电保护装置，以防止集成电路因应静电放电现象而损坏。静电放电保护装置有许多种的设计方式，其中一种常见的电路就是栅极耦合(gate-coupled)静电放电保护装置。在此种架构下，静电放电保护装置包括连接在焊垫与接地端之间的NMOS晶体管，且NMOS晶体管的栅极加入了栅极耦合设计。藉此，当静电放电事件发生时，来自焊垫的静电信号将会促使NMOS晶体管导通，进而产生一放电路径让静电信号导通至接地端。

另一方面，当内部电路正常操作时，静电放电保护装置必须关闭(turn off)NMOS晶体管，以避免漏电流的产生。然而，在实际应用上，当来自焊垫的输入信号的上升时间变短时，NMOS晶体管往往无法完全地被关闭，进而增加装置内的漏电流。换言之，现有的栅极耦合静电放电保护装置无法应用在高速操作的集成电路中。

由此可见，上述现有的静电放电保护装置在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的静电放电保护装置，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的主要目的在于，克服现有的静电放电保护装置存在的缺陷，而提供一种新型结构的静电放电保护装置，所要解决的技术问题是使其利用NMOS晶体管与压降元件的串接结构来致使NMOS晶体管不易被触发，进而致使静电放电保护装置可以应用在高速操作的集成电路中，非常适于实用。

本发明的另一目的在于，克服现有的静电放电保护装置存在的缺陷，而提供一种新型结构的静电放电保护装置，所要解决的技术问题是使其可用以避免NMOS晶体管在内部电路正常操作时被触发，以降低静电放电保护装置中的漏电流，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种静电放电保护装置，电性连接在焊垫与内部电路之间，其中内部电路通过焊垫接收输入信号，且静电放电保护装置包括电容、第一电阻、压降元件以及NMOS晶体管。电容的第一端电性连接焊垫。第一电阻的第一端电性连接电容的第二端，第一电阻的第二端电性连接至接地端。NMOS晶体管与压降元件串接在焊垫与接地端之间，且NMOS晶体管的栅极电性连接电容的第二端，NMOS晶体管的源极电性连接至接地端。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

前述的静电放电保护装置，其中所述的NMOS晶体管的漏极电性连接焊垫，且NMOS晶体管的源极通过压降元件电性连接至接地端。

前述的静电放电保护装置，其中所述的压降元件包括第一二极管，且第一二极管的阳极电性连接NMOS晶体管的源极，第一二极管的阴极电性连接至接地端。

前述的静电放电保护装置，其中所述的压降元件的包括多个第二二极管，且所述多个第二二极管串接在NMOS晶体管的源极与接地端之间。

前述的静电放电保护装置，其中所述的压降元件包括一第二电阻，且该第二电阻的第一端电性连接该NMOS晶体管的源极，该第二电阻的第二端电性连接该接地端，其中该第一电阻的电阻值比该第二电阻的电阻值大100倍以上。

前述的静电放电保护装置，其中所述的压降元件的第一端电性连接焊垫，压降元件的第二端电性连接NMOS晶体管的漏极，且NMOS晶体管的源极电性连接至接地端。