[发明专利]存储设备和半导体设备

说明书

技术领域

本发明涉及存储设备。进一步地，本发明涉及包括存储设备的半导体设备。

背景技术

近年来，具有半导体特性的金属氧化物，即具有高迁移率和均一元件特性的氧化物半导体，作为晶体管的活性层的材料而受到关注。各种金属氧化物被用于广泛的应用中。例如，氧化铟被用于液晶显示设备的像素电极的材料。这类有半导体特性的金属氧化物的示例包括氧化钨、氧化锡、氧化铟、和氧化锌。已知某种晶体管，在每个晶体管中使用这种具有半导体特性的金属氧化物来形成沟道形成区(专利文献1和2)。

[参考文献]

[专利文献1]日本公开专利申请No.2007-123861

[专利文献2]日本公开专利申请No.2007-096055

发明内容

半导体存储设备(此处也简称为存储设备)的示例包括归类为易失性存储器的DRAM和SRAM；归类为非易失性存储器的掩模ROM、EPROM、EEPROM、闪存存储器、和铁电存储器；诸如此类。这些使用单晶半导体衬底形成的存储器的绝大部分已经被投入实际应用中。在这些存储设备中，DRMA具有简单的结构，此结构中一个存储单元(memory cell)具有一个晶体管和一个电容器，且比诸如SRAM的其它存储设备需要更少的半导体元件来形成存储单元。因此，和其它存储设备相比，每单位面积的存储容量得以增加，从而实现了成本降低。

如上所述，DRAM适用于大储存容量，但是其它存储设备中的每单位面积存储容量需要进一步增加，以实现具有更高集成度的集成电路，同时抑制芯片尺寸的增加。为此目的，设置于每个存储单元内的用于保持电荷的电容器的面积必须减小，且每个存储单元的面积必须减小。

然而，随着电容值因电容器面积的减小而降低，对应于不同数字值的电荷量间的差别变小。因此，如果晶体管的截止态电流值是高的，则难以维持数据的精确度，且保持时间趋于变短。因此，刷新操作的频率增加且功耗增加。

此外，当增加存储单元数量以期获得大储存容量时，连接到一条位线的存储单元的数量增加，或者致使一条位线的距离变长。因此，位线的寄生电容和寄生电阻增加；因此，由于电容器的面积减少，数字值之间的电荷量之间的差别变小。结果是，难以读取上述电荷量之间的差别；换言之，难以通过位线精确读取数据；因此，错误发生率增加。

此外，当存储单元的数量增加时，和位线的情况一样，连接到一条字线的存储单元的数量增加，或致使一条字线的距离变长。因此，字线的寄生电容和寄生电阻增加；因此，输入字线的信号脉冲被延迟，或者字线的电位降变大。结果，当通过字线将用于控制晶体管开关的信号提供给存储单元时，存储单元在系列操作，例如数据写、保持、和读取中发生故障；例如，数据未写入、因数据未被充分保持而导致数据丢失、或因读取数据用时过多导致数据未准确读取；因此，错误的发生率增加。

鉴于上述问题，本发明实施例的一个目的是提出一种存储设备，在其中确保了数据保持的时间段，且每单位面积的存储容量得以增加。另外，本发明实施例的另一个目的是提出一种存储设备，在其中减少了错误发生率，且每单位面积的存储容量得以增加。另外，本发明实施例的又一个目的是使用上述存储设备实现高度集成的半导体设备。另外，本发明实施例的又一个目的是使用上述存储设备实现高度可靠的半导体设备。

发明者考虑到，当连接到一条位线的存储单元数量减少时，替之以位线数量的增加，即使当存储单元数量增加时，也可减少位线的寄生电容和寄生电阻。然而，当位线数量增加时，多个单元阵列(每个单元阵列包括多个存储单元)的形状是：存储单元的布局在此形状中沿着一个方向延展伸长，长宽比远远超过1。

当单元阵列的长宽比远远超过1时，存储设备的通用性(versatility)变低。此外，当设计使用该存储设备的集成电路时，对于布局的限制增大。因此，在根据本发明实施例的存储设备中，多个位线被分成几个组，多个字线也被分成几个组。分配到一组的字线被连接到存储单元，该存储单元连接到分配到一组的位线。此外，对以上多个位线的驱动是在各组内由多个位线驱动电路来控制的。

采用以上结构，设计单元阵列的布局变得更为容易，因此长宽比接近于1。

此外，在本发明的一个实施例中，在驱动电路上形成单元阵列，所述驱动电路包括上述多个位线驱动电路和一个字线驱动电路。驱动电路和单元阵列以三维方式彼此交叠，从而即使当设置多个位线驱动电路时，亦可使存储设备的占用面积小。