[发明专利]用于可编程逻辑器件的专门处理块

说明书

本申请是2006年12月31日提交的名称为“用于可编程逻辑器件的专门处理块”的中国专利申请200610156622.9的分案申请。

相关申请的交叉引用

本申请要求分别在2006年2月9日和2006年4月4日提交的共同待决的、被共同转让的美国临时专利申请第60/772,197和60/789,535号的权益，每个所述申请都以其各自全文通过引用方式被并入本文。

技术领域

本发明涉及可编程逻辑器件(PLD)，而更具体地，涉及专门处理块，该处理块可被包含在这种器件中。

背景技术

随着使用PLD的应用在复杂性上增加，设计PLD时使其包括一般的可编程逻辑资源之外还包括专门处理块已变得更加普通。这些专门处理块可包括在PLD上的电路集合，其已经部分地或全部地被硬连线以执行一个或多个特定的任务，诸如逻辑或数学运算。专门处理块也可能包含一个或多个专门结构，诸如可配置存储器元件阵列。通常在这些专门处理块中实现的结构的例子包括：乘法器、算术逻辑单元(ALU)、桶型移位器、各种存储器元件(诸如FIFO/LIFO/SIPO/RAM/ROM/CAM块和寄存器文件)、与(AND)/与非(NAND)/或(OR)/异或(NOR)阵列等等、或者其组合。

一种已经配备在PLD上的特别有用类型的专门处理块是数字信号处理(DSP)块，其可能被用来处理例如音频信号。这些块通常也被称为乘累加(“MAC”)块，因为它们包括用以执行乘法运算以及求和和/或乘法运算的累加的结构。

例如，由加利福尼亚州圣何塞(San Jose，Californian)的Altera公司出售的名为的PLD包括DSP块，每个DSP块包括四个18×18的乘法器。每个这些DSP块也包括加法器和寄存器，以及可编程连接器(举例来说，多路复用器)，该可编程连接器允许各种组件以不同的方式进行配置。在每个这种块中，乘法器不仅可以被配置成四个单独18×18的乘法器，而且也可以被配置成四个更小的乘法器、或者一个更大(36×36)的乘法器。另外，一个18×18的复数乘法(其为每个实部和虚部部分分解成两个18×18乘法运算)可以被执行。为了支持四个18×18的乘法运算，该块具有4×(18+18)＝144个输入。类似地，18×18乘法的输出是36位宽度，因此为了支持四个这样乘法运算的输出，该块也具有36×4＝144个输出。

然而，那些输入和输出可能不是在DSP块可以工作的每个模式中都被使用。例如，如果DSP块被配置成一个具有18位数据和系数的有限脉冲响应(FIR)滤波器，那么每个块可以被用来执行四个18×18乘法的求和，以形成一个更长的FIR滤波器的四抽头子块。在这种情况下，输入的数量是4×(18+18)＝144线，但输出只有38位宽度，即使DSP块能支持144条输出线。类似地，在36×36位的乘法中，所有四个内部乘法器都被使用，但是只有(36+36)＝72条输入线和72条输出线被使用(即使有144条输入线和144条输出线)。因此，在这一配置中，输入线没有全部被使用，即使DSP块的核心是完全地被使用了。

输入/输出(I/O)驱动器和线可以消耗极大的器件面积。确实，在前面提及的PLD的DSP块中，I/O资源消耗了大约DSP块面积的50％。可是，如上面讨论的，它们不总是被使用。同时，它们不能被消除，因为必须支持该块的所有潜在配置。

这就希望能减少被诸如DSP块的专门处理块消耗的PLD的面积，而不丢失该块的功能性。

发明内容

本发明涉及用于PLD的专门处理块，其中所述专门处理块减少了面积而不失去功能性。根据本发明的一个方面，专门处理块优选地包括多个基本处理单元，而不是分离的乘法器。每个基本处理单元优选地包括至少两个乘法器以及对所有这些至少两个乘法器的部分乘积求和的逻辑的等效物。结果，所有乘法的总和在单步中计算，而不是对每个乘法器的部分乘积求和形成各个乘积，然后对那些乘积求和。这一基本处理单元可以被构造成具有比单独的乘法器和加法器更小的面积。如果需要执行单个乘法，则使用基本处理单元中的其中一个乘法器，而到其余乘法器的输入被置零输出。然而，由于基本处理单元装置减少了专门处理块的面积，所以效率得到了提高。