[发明专利]用于可编程逻辑器件的专门处理块

权利要求书

1.一种用于可编程逻辑器件的专门处理块，所述专门处理块适于形成有限脉冲响应(FIR)滤波器，所述专门处理块包括：

多个基本处理单元，每个所述基本处理单元包括：

多个部分乘积发生器，所述部分乘积发生器的每个各自一个提供表示各自部分乘积的各自多个向量；

第一组多个输入寄存器，用于将所述FIR滤波器的系数作为输入输入到所述多个部分乘积发生器；

第二组多个输入寄存器，用于将数据输入到所述FIR滤波器，所述寄存器被链接用于逐一地输入数据到所述多个部分乘积发生器中的每个；和

输出级，用于将以下两项组合作为输出：(1)涉及两个所述基本处理单元的运算，和(2)从所述专门处理块的第一其他一个级联的对应输出，所述输出级包括输出级联寄存器，用于寄存级联到所述专门处理块的第二其他一个中的第二其他输出级的所述输出；其中：

所述第二组多个输入寄存器包括延迟寄存器，以在所述第二组多个输入寄存器链接到所述专门处理块的所述第二其他一个中的对应的第二组多个输入寄存器时补偿所述输出级联寄存器。

2.根据权利要求1所述的专门处理块，所述延迟寄存器包括多个延迟寄存器，所述多个延迟寄存器包括针对每一对所述基本处理单元的一个延迟寄存器。

3.根据权利要求1所述的专门处理块，进一步包括：

压缩器电路，其将每个各自多个向量压缩成表示所述各自部分乘积的较少数目的向量；和

用于相加的电路，其用于在一次运算中相加由所有所述多个部分乘积发生器产生的所述较少数目的向量表示的部分乘积，其中：

所述用于相加的电路仅仅输出所有所述多个部分乘积发生器的所有部分乘积之和；和

没有任何一个所述多个部分乘积发生器的部分乘积的被单独输出。

4.根据权利要求1所述的专门处理块，其中所述输出级还包括多个加法器，所述多个加法器适于提供以下两项的和作为输出：(1)涉及两个所述基本处理单元的所述运算，和(2)从所述专门处理块的所述第一其他一个级联的所述对应输出。

5.一种可编程逻辑器件，其适于形成有限脉冲响应(FIR)滤波器，所述可编程逻辑器件包括：

至少一个专门处理块，每个所述专门处理块包括：

多个基本处理单元，每个所述基本处理单元包括：

多个部分乘积发生器，所述部分乘积发生器的每个各自一个提供表示各自部分乘积的各自多个向量；

输出级，用于将以下两项组合作为输出：(1)涉及两个所述基本处理单元的运算，和(2)从所述专门处理块的第一其他一个级联的对应输出，每个所述专门处理块还包括：

输出级联寄存器，用于寄存级联到所述专门处理块的第二其他一个中的第二其他输出级的所述输出；所述可编程逻辑器件还包括：

第一组多个输入寄存器，用于将数据输入到所述FIR滤波器，所述寄存器被链接用于逐一地输入数据到所述多个乘法器中的每个；和

与所述第一组多个输入寄存器链接的延迟寄存器，以在所述第一组多个输入寄存器链接到所述专门处理块的所述第二其他一个中的对应的第一组多个输入寄存器时补偿所述输出级联寄存器。

6.根据权利要求5所述的可编程逻辑器件，其中所述延迟寄存器包括多个延迟寄存器，所述多个延迟寄存器包括针对每一对所述基本处理单元的一个延迟寄存器。

7.根据权利要求5所述的可编程逻辑器件，其中所述专门处理块还包括：

压缩器电路，其将每个各自多个向量压缩成表示所述各自部分乘积的较少数目的向量；和

用于相加的电路，其用于在一次运算中相加由所有所述多个部分乘积发生器产生的所述较少数目的向量表示的部分乘积，其中：

所述用于相加的电路仅仅输出所有所述多个部分乘积发生器的所有部分乘积之和；和

没有任何一个所述多个部分乘积发生器的部分乘积的被单独输出。

8.根据权利要求5所述的可编程逻辑器件，其中所述输出级包括多个加法器，所述多个加法器适于提供以下两项的和作为输出：(1)涉及两个所述基本处理单元的所述运算，和(2)从所述专门处理块的所述第一其他一个级联的所述对应输出。

9.根据权利要求5所述的可编程逻辑器件，其中所述第一组多个输入寄存器和所述延迟寄存器在所述专门处理块中合并。