[发明专利]一种后栅极单晶体管动态随机存储器的制作方法

说明书

技术领域

本发明涉及一种半导体存储器的制作方法，尤其涉及一种后栅极单晶体管动态随机存储器的制作方法。

背景技术

随着半导体集成电路器件特征尺寸的不断缩小，传统1T/1C DRAM单元为了获得足够的存储电容量（一般要求30fF/cell），其电容制备工艺（stack capacitor或者deep-trench capacitor）将越来越复杂，并且与逻辑器件工艺兼容性越来越差。因此，与逻辑器件兼容性良好的无电容DRAM（Capacitorless DRAM）将在VLSI中高性能embedded DRAM领域具有良好发展前景。其中 1T-DRAM（one transistor dynamic random access memory）因其cell size只有4F²而成为目前Capacitorless DRAM的研究热点。

1T-DRAM一般为一个SOI浮体（floating body）晶体管，当对其体区充电，即体区孔穴的积累来完成写“1”，这时由于体区孔穴积累而造成衬底效应，导致晶体管的阈值电压降低。当对其体区放电，即通过体漏PN结正偏将其体区积累的孔穴放掉来完成写“0” ，这时衬底效应消失，阈值电压恢复正常。而读操作是读取该晶体管开启状态时的源漏电流，由于“1”和“0”状态的阈值电压不同，两者源漏电流也不一样，当较大时即表示读出的是“1”，而较小时即表示读出的是“0”。

根据写“1”操作方法的不同，1T-DRAM可以分为两类，一类采用晶体管工作于饱和区时通过碰撞电离（impact-ionization）在体区积累孔穴，一类采用GIDL效应在使体区积累孔穴。采用碰撞电离效应的1T-DRAM是目前1T-DRAM的研究热点。但采用碰撞电离效应的1T-DRAM具有以下不稳定的因素：

1、当某cell在Hold状态时，其WL为低电压，这是由于栅漏overlap，容易受BL端的电扰（同一BL列其它cell的读写操作）而产生GIDL效应或者带-带隧道穿透（BTBT，Band-to-Band Tunneling）效应，从而造成该cell的浮体区电荷转换，尤其是Hold”0”时的GIDL效应或者BTBT效应会造成浮体区空穴积累，导致电荷转换，造成保持时间（retention time）变短。

2、当栅长变小，短沟道效应（SCE，Short Channel Effect）变得越来越严重，严重时将无法有效存储电荷，造成DRAM失效。

为此， Ki-Whan Song等人在论文（55 nm capacitor-less 1T DRAM cell transistor with non-overlap structure, Electron Devices Meeting, 2008. IEDM 2008. IEEE International, 15-17 Dec. 2008, page: 1 – 4）中提出一种消除栅漏overlap以消除GIDL或者BTBT效应、增大电荷存储空间的方法，即增大栅极侧墙厚度、调整源漏注入条件和后续的thermal budget，以达到栅源、栅漏无overlap的目的。

该方法以改变常规CMOS工艺为代价，会影响CMOS器件相关性能，并使后续Contact工艺难度增大。与常规CMOS工艺兼容性差。

发明内容

本发明公开了一种后栅极单晶体管动态随机存储器的制作方法，以提供一种常规CMOS工艺的栅源、栅漏underlap特性，以消除GIDL(栅极感应漏极漏电)效应或者BTBT（带与带之间的隧道穿透）效应，达到抑制漏电、加快充电速率的目的，并解决了现有技术中工艺缺乏可制造性的问题。

为了实现上述目的，本发明采取的技术方案为：

一种后栅极单晶体管动态随机存储器的制作方法，在一绝缘体上硅（Silicon on Insulator, SOI）基板中形成有通过后栅极工艺制成的包含一晶体管的后栅极高介电常数MOS结构，晶体管的漏极和源极分别与晶体管栅槽存在叠加区域，其中，包括以下步骤：

步骤a：进行湿法刻蚀，将上述晶体管器件的晶体管栅槽内的样本栅去除，其中，高介电层和金属氧化物介电材料层既可以在制备样本栅时预先制备，也可以在去除样本栅后制备；

步骤b：晶体管栅槽内倾斜一定的角度进行倾斜离子注入，并且自动对准注入于金属氧化物介电材料层，增大栅槽处的功函数，以使得晶体管栅槽下方的扩散区域反型为与该晶体管的阱区相同的掺杂类型。