[发明专利]半导体集成电路制造方法

说明书

技术领域

本发明涉及半导体集成电路制造领域，特别地，涉及一种采用脉冲等离子体工艺实现高深宽比深孔结构刻蚀的方法。

背景技术

在过去的40年中，等离子体干法刻蚀工艺在半导体集成电路制造领域一直扮演着极为重要的角色。逻辑产品及存储器件能够在不增加功耗的基础上获得越来越高的性能，这些高性能和大容量产品的制造，很大程度上便依赖于等离子体刻蚀技术能够对集成电路的心脏——栅电极，实现精密准确的控制，能够对集成电路的互连及深槽刻蚀获得垂直的形貌控制，从而，使得晶体管得以克服一系列限制，按照摩尔定律持续微缩。

随着集成电路进入45nm及以下节点，单位晶圆上芯片密度的增加需要集成更多的器件，沟槽特征尺寸(Critical Dimension，CD)的宽度将进一步缩小，而深度却不能持续微缩，结果，沟槽的深宽比(Aspect Ratio，AR)不断增加。因此，采用常规等离子体工艺实现高深宽比(High Aspect Ratio，HAR)沟槽的刻蚀将面临越来越多的困难，诸如均匀性、微负载效应及刻蚀的深宽比依赖效应(Aspect Ratio Depended Effect，ARDE)等。特别地，对于ARDE效应，由于刻蚀速度和深宽比有强烈的依赖效应，即在线宽高密集区域因为拥有较小的线宽尺寸，相对较高的沟槽深度，导致刻蚀速度相对稀疏区域(有较大的线宽较大)迅速降低，刻蚀速度和密度的关系如图1所示。当要在整个晶圆上都保证刻蚀到所需深度时，即当稀疏区域已经刻蚀完成而密集区域仍未刻蚀完成的情况下，如果对衬底选择比不足够高的话，继续刻蚀将会导致已完成刻蚀的部分出现过刻蚀。并且，如果衬底部分是绝缘电介质薄膜的话，由于持续的过刻蚀在沟槽底部将积累正电荷，导致等离子体损伤，在较为稀疏区域出现凹槽效应(Notching Effect)，如图2所示，沟槽的根部向侧壁内侧凹进。如果用作CMOS前段的接触孔互连(Contact hole)的话，将会给接下来的金属的填充带来很大挑战，可能出现局部区域无法完全填充的问题，出现孔洞(Void)。从而，使得接触电阻变大，对器件的性能带来影响。

另外，在超高深宽比(UHAR，AR＞40∶1)孔刻蚀过程中，特别在沟槽的底部，还发现了沟槽的形貌发生扭曲现象。这是由于沟槽拥有较小的开口而相对高的深度，使得离子在沟槽内的运动受到侧壁及底部积聚的正电荷静电力的影响，无法一直保持垂直向下而发生偏转；另外，自由基的耗尽也可能导致刻蚀困难及反应生成的聚合物难以及时通过真空泵排出。如图3所示，给出了示例说明，其中垂直的虚线侧壁为期望的刻蚀形貌，实线侧壁为实际产生的不垂直的刻蚀形貌。

因此，需要一种新的高深宽比孔刻蚀方法，以获得均匀的刻蚀速度和良好的刻蚀形貌。

发明内容

首先，本发明提供一种高深宽比孔结构的刻蚀方法，其中，包括：

在等离子体刻蚀机的腔体中通入所需的刻蚀反应气体，采用脉冲等离子体刻蚀待刻蚀层，得到所需的高深宽比孔结构；

其中，所述脉冲等离子体是在所述等离子体刻蚀机的腔体的源端和偏置端均连接脉冲功率；

所述脉冲功率由多个脉冲周期组成，通过调节脉冲功率的脉冲频率和脉冲占空比的来实现对所产生的等离子体的控制；

所述脉冲功率的每个脉冲周期中均具有开启状态和关闭状态，在开启状态下，所述脉冲功率用于等离子体的产生。

在本发明的方法中，所述等离子体刻蚀机采用感应耦合等离子体(ICP)或回旋共振等离子体(ECR)的刻蚀设备。

在本发明的方法中，在所述等离子体刻蚀机的腔体的源端和偏置端均连接脉冲功率，源端和偏置端连接的脉冲功率被设置为同步或异步、同相或异相。

在本发明的方法中，所述脉冲功率的脉冲频率范围是500Hz到20kHz，脉冲占空比的范围是10％到90％。

在本发明的方法中，所述脉冲功率的每个开启状态的时间长度不应使高深宽比孔结构中积累的正电荷达到稳定状态。

在本发明的方法中，所述脉冲功率的每个开启状态的时间长度小于10毫秒，以抵制不同尺寸高深宽孔结构反应区的微负载效应和/或深宽比依赖效应。

在本发明的方法中，所述脉冲功率的每个关闭状态的时间长度要长到电负性离子能够注入到高深宽孔结构中从而抵消正电荷累积效应，并且能够去除每个开启状态中刻蚀反应的副产物。

其次，本发明提供另一种高深宽比孔结构的刻蚀方法，其中，包括：