[发明专利]集成电路静电释放保护电路及其制造方法

说明书

技术领域

本发明涉及半导体制造技术，特别涉及一种集成电路静电释放保护电路及其制造方法。

背景技术

ESD(Electro-Static discharge，静电放电)是一种电荷的快速中和过程。由于静电电压很高，ESD会给集成电路带来破坏性的后果，造成集成电路的失效。因此，为了保护集成电路免遭ESD的损害，ESD保护电路同时的设计于集成电路中，以防止集成电路因受到ESD而损坏。

在CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)技术中，NMOS(N-Metal-Oxide-Semiconductor，N型金属氧化物半导体)器件包含有寄生的横向npn三极管。目前，经常采用GGNMOS(Gate Grounded NMOS，栅极接地N型金属氧化物半导体)作为静电释放保护电路，如果GGNMOS的寄生三极管具有处理大电流的能力，则在snapback(回跳)状态下，GGNMOS可以泄放掉大的ESD电流。

如图1所示，为GGNMOS结构示意图。该GGNMOS的P型衬底1a、栅极3a和源极4a均接地，漏极2a与集成电路中的被保护电路连接。在集成电路正常工作情况下，GGNMOS不会导通。当ESD发生时，静电放电电流I_ESD通过漏极2a流入GGNMOS，GGNMOS的漏极2a和衬底1a的耗尽区将发生雪崩，并伴随着电子空穴对的产生。一部分产生的空穴被源极4a吸收，其余的流过衬底1a(产生衬底电流I_sub)，又由于衬底1a存在衬底电阻R_sub，使得衬底电压U_sub提高(U_sub＝I_sub×R_sub)，随即，其寄生三极管开始工作，使得漏极电流不断增加，同时使得电压不断下降。若电流继续增大到一定值，则NMOS便有可能发生二次击穿，此时的击穿不可逆，则最终导致NMOS的损坏。

图2为上述GGNMOS的电流-电压回跳(snapback)特性曲线图。其中(V_t1，I_t1)为衬底1a和源极4a之间的PN结正偏，横向晶体管开启时的电压电流；(V_h，I_h)为NMOS横向晶体管的箝位电压和电流；(V_t2，I_t2)是NMOS横向晶体管发生二次击穿时的电压和电流。

现有技术中，一个典型应用于ESD保护的GGNMOS电路的俯视结构如图3所示。该GGNMOS电路的结构为：在衬底上形成源漏区5，源漏区5中间隔设置漏极2b和源极4b，栅极3b采用多指状(multiple-finger)设计并设置于漏极2b和源极4b之间，源漏区5的外侧设有拾取区7(pickup)拾取区7与衬底连接，用于衬底与外界之间的电流传导，在漏极2b和源极4b上分别设有多个接点插头8(contact plug)，用于静电传导，在漏极2b的接点插头8上还连接金属线6，用于与集成电路中的被保护电路连接。其中，衬底、漏极2b、栅极3b和源极4b共同构成了NMOS，并且衬底、栅极3b和源极4b均接地形成了GGNMOS(衬底通过拾取区7接地)，其横向长和宽的尺寸即为源漏区5的长宽尺寸。使用时，金属线6与集成电路中的被保护电路连接，衬底通过拾取区7接地，源极4b通过其上的接点插头8接地，栅极3b接地。当ESD产生时，ESD通过金属线6、漏极2b上设置的接点插头8传递到漏极2b，并通过衬底、拾取区7、栅极3b以及源极4b上的接点插头8导出，从而实现对集成电路中的被保护电路的ESD保护。实际应用中，为了能够传导大的ESD电流，GGNMOS电路一般来说制作的尺寸较大，并且采用图3所示的多指状的多晶硅栅极(poly gate)。