[发明专利]半导体器件及其制造方法

说明书

本申请基于2011年3月23日提交的在先日本专利申请第2011-064854号，并要求其优先权，在此作为参照并入其全部内容。

技术领域

本发明涉及半导体器件及其制造方法。

背景技术

上下电极结构的功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor：金属氧化物场效应晶体管)例如是在家用电器、汽车电动机的电力变换等中使用的半导体器件。这种半导体器件在电力用中使用，必须是高耐压。此外，这种元件为了降低消耗电力，需要降低导通动作时的电阻(以下，导通电阻)。

作为降低导通电阻的手段有场板(field plate：静电场起电板)结构。在场板结构中，在沟槽内隔着栅绝缘膜设有栅电极的同时，在栅电极之下隔着场板氧化膜设有场板电极。通过设置场板电极，可以增加MOSFET的漂移层的杂质浓度，所以具有导通电阻下降的优点。此外，在这种MOSFET中，通过场板电极，容易进行漂移层的耗尽，并维持高耐压。

但是，伴随功率MOSFET的微细化，沟槽的节距具有减小的趋势。若沟槽的节距减小，夹在沟槽之间的基极层变窄。由此，设置于基极层的表面的源极层、设置于基极层内的载流子抽出层的形成越发困难。载流子抽出层例如进行由雪崩击穿产生的空穴(hole)的排除。通过设置这样的层，功率MOSFET的雪崩耐量提高。因此，要求即使进行功率MOSFET的微细化，导通电阻也低、且耐性高的MOSFET。

发明内容

本发明提供一种导通电阻低、具有高的雪崩耐量的半导体器件及其制造方法。

本发明的实施方式的半导体器件具备：第1导电型的第1半导体层；设置在上述第1半导体层的表面；第1导电型的源区，选择性地设置在上述基区的各自的表面；栅电极，在从上述源区的表面贯通上述基区而到达上述第1半导体层的一对沟槽内，隔着栅绝缘膜分别设置；场板电极，在上述一对沟槽内，在上述栅电极之下隔着场板绝缘膜分别设置；第1主电极，电连接于上述第1半导体层；第2主电极，电连接于上述源区。上述场板绝缘膜的一部分的厚度比上述栅绝缘膜的厚度厚。在上述一对沟槽内分别设置的上述场板绝缘膜的上述一部分彼此之间的上述第1半导体层的宽度，比在上述一对沟槽内分别设置的上述栅绝缘膜彼此之间的上述基区的宽度窄。在上述第1半导体层和上述场板绝缘膜的上述一部分之间的界面的正上方未形成上述源区。

根据本发明的实施方式，可以提供导通电阻低、具有高的雪崩耐量的半导体器件及其制造方法。

附图说明

图1是第1实施方式涉及的半导体器件的示意图，图1(a)是剖面示意图，图1(b)是平面示意图。

图2是第1实施方式涉及的半导体器件的剖面示意图。

图3是用于说明第1实施方式涉及的半导体器件的制造过程的剖面示意图。

图4是用于说明第1实施方式涉及的半导体器件的制造过程的剖面示意图。

图5是用于说明第1实施方式涉及的半导体器件的制造过程的剖面示意图。

图6是用于说明第1实施方式涉及的半导体器件的制造过程的剖面示意图。

图7是参考例涉及的半导体器件的剖面示意图。

图8是用于说明第1实施方式涉及的半导体器件的效果的剖面示意图。

图9是第2实施方式涉及的半导体器件的剖面示意图。

图10是第3实施方式涉及的半导体器件的剖面示意图。

图11是第4实施方式涉及的半导体器件的剖面示意图。

图12是第5实施方式涉及的半导体器件的剖面示意图。

图13是第6实施方式涉及的半导体器件的剖面示意图。

图14是第7实施方式涉及的半导体器件的剖面示意图。

图15是第8实施方式涉及的半导体器件的剖面示意图。

具体实施方式

以下，参照附图对实施方式进行说明。在以下的说明中，相同的部件附上相同的符号，对说明过一次的部件适当地省略其说明。

(第1实施方式)

图1是第1实施方式涉及的半导体器件的示意图，图1(a)是剖面示意图，图1(b)是平面示意图。在图1(a)中示出图1(b)的X-X’剖面。

图2是第1实施方式涉及的半导体器件的剖面示意图。