[发明专利]一种数字延时锁定环电路

说明书

技术领域

本发明涉及信号相位偏移技术领域，是现场可编程门阵列中DDR控制器DQS信号的一种快速锁定数字延时锁定环电路。

背景技术

现场可编程门阵列(FPGA)是一种大规模可编程器件，由可编程逻辑模块(CLB)、连线资源、输入输出模块(IOB)构成。其中输入输出模块为DDR控制器提供专用的数据选择脉冲信号(DQS)和数据信号(DQ)。在FPGA的DDR SDRAM控制器中，DQS信号和DQ数据信号是由DDR SDRAM存储器芯片产生，并采用源同步的方式伴随传送的，需要采用延时锁定环对DQS信号相移90度使其上升和下降沿落在DQ的中心以保证采样的正确性。

图1表示一典型的数字延时锁定环电路框图。图1的延时锁定环包括分频器、一鉴相器、一计数器以及一延时链。延时链包括级联连接的相同结构的四个延时单元。分频器对外部输入时钟和反馈时钟进行分频，产生分频信号送给鉴相器。鉴相器检测反馈分频时钟和输入分频时钟信号的相位差。如果反馈分频时钟的相位超前于输入分频时钟，则产生上升信号UP，相反如果反馈分频时钟的相位滞后于输入分频时钟，则产生下降信号DOWN。计数器根据UP和DOWN进行计数，并产生一个n位的控制字CON控制数字控制延时链的延时量。

数字控制延时链是延时锁定环中的一个关键部件，它由不同的数字控制字来为数字控制延时链产生不同的延时量。数控延时链采用粗调节单元和精调节单元级联的方法提高延时链的延时精度。粗调节单元由缓冲器链组成，由缓冲器的本征延时作为延时步长；精调节单元利用缓冲器的负载电容或者负载电阻的变化细微的延时步长。

由于传统的延时锁定环采用计数器和分频器调整数字控制延时链的延时量，需要很长的周期数完成延时锁定环的锁定。同时，传统延时锁定环可能锁定在数倍时钟周期上，造成延时锁定环的错误锁定(False Lock)。

发明内容

本发明的目的是提供一种快速锁定数字延时锁定环电路，为DDR控制器的DQS提供精确的90°相移信号，它具有快速锁定和避免环路错误锁定的特性，克服了现有技术的缺陷。

为了达到上述目的，本发明的技术解决方案是：

一种快速锁定数字延时锁定环电路，包括鉴相器、数字控制延时链、计数器；其还包括占空比调整电路、数字时间转换器、复制延时单元；占空比调整电路输入接参考时钟，输出分别与数字控制延时链、精调鉴相器、数字时间转换器、移位计数器的输入端电连接；精调鉴相器输出接移位计数器的另一输入端；数字时间转换器输出接编码器输入，编码器、移位计数器的输出分别接数字控制延时链、复制延时单元的另两个输入端，数字控制延时链、复制延时单元的另两个输入端间，相互连接，双向通讯；数字控制延时链的输出与精调鉴相器的另一输入端电连接；复制延时单元输入接脉冲信号，输出相移后的脉冲信号；

其中，数字时间转换器、编码器，移位计数器组成数字延时锁定环的控制逻辑，为数字控制延时链、复制延时单元提供数字控制码。

所述的数字延时锁定环电路，其所述数字控制延时链，包括至少四级相同的延时单元，每个延时单元均由相同的控制来控制，具有相同的延时量；每级延时单元内包括一粗调延时单元和一精调延时单元，粗调延时单元和精调延时单元串联设置；编码器、移位计数器的输出分别接数字控制延时链的另两个输入端，是编码器输出接每级延时单元内的粗调延时单元输入，移位计数器输出接每级延时单元内的精调延时单元输入。

所述的数字延时锁定环电路，其所述数字控制延时链、复制延时单元的另两个输入端间，相互连接，双向通讯，是复制延时单元的另两个输入端，分别与每级延时单元内的粗调延时单元输入、精调延时单元输入电连接，双向通讯。

所述的数字延时锁定环电路，其所述粗调延时单元，由多路选择器级联的方式实现，粗调延时单元的结构输入端的负载不随延时级数的变化而变化，同时因其结构的规律性，能根据不同的延时范围要求选择延时链的级数；精调延时单元为多个缓冲器的串联，通过增加或减小缓冲器的驱动能力来改变延时单元的延时量。

所述的数字延时锁定环电路，其所述数字时间转换器，包括脉冲产生器、本征延时链、寄存器、TDC延时链及编码器；