[发明专利]一种半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体结构及其制造方法。

背景技术

随着MOSFET(金属氧化物场效应晶体管)沟道长度不断缩短，一系列在MOSFET长沟道模型中可以忽略的效应变得愈发显著，甚至成为影响性能的主导因素，这种现象统称为短沟道效应。短沟道效应导致器件的电学性能恶化，如造成栅极阈值电压下降、功耗增加以及信噪比下降等问题。

目前，业界的主导思路是改进传统的平面型器件技术，想办法减小沟道区的厚度，消除沟道中耗尽层底部的中性层，让沟道中的耗尽层能够填满整个沟道区-这便是所谓的全耗尽型(Fully Depleted：FD)器件，而传统的平面型器件则属于部分耗尽型(Partially Depleted：PD)器件。

不过，要制造出全耗尽型器件，要求沟道处的硅层厚度极薄。传统的制造工艺，特别是传统基于体硅的制造工艺很难造出符合要求的结构或造价昂贵，即便对新兴的SOI(绝缘体上硅)工艺而言，沟道硅层的厚度也很难控制在较薄的水平。围绕如何实现全耗尽型器件的整体构思，研发的重心转向立体型器件结构，即，转向全耗尽型双栅或三栅技术。

立体型器件结构(有的材料中也称为垂直型器件)指的是器件的源漏区和栅极的横截面并不位于同一平面内的技术，实质属FinFET(鳍式场效应晶体管)结构。

转向立体型器件结构之后，由于沟道区不再包含在体硅或SOI中，而是从这些结构中独立出来，因此，采取蚀刻等方式可能制作出厚度极薄的全耗尽型沟道。

当前，已提出的立体型半导体器件如图1所示，所述半导体器件包括，半导体基体020，所述半导体基体020位于绝缘层010上；源漏区030，所述源漏区030接于所述半导体基体020中相对的第一侧面022；栅极040，所述栅极040位于所述半导体基体020中与所述第一侧面022相邻的第二侧面024上(图中未示出所述栅极040及所述半导体基体020间夹有的栅介质层和功函数金属层)。其中，为减小源漏区电阻，所述源漏区030的边缘部分可被扩展，即，所述源漏区030的宽度(沿xx’方向)大于所述半导体基体020的厚度。立体型半导体结构有望应用22nm技术节点及其以下，随着器件尺寸进一步缩小，立体型半导体器件的短沟道效应也将成为影响器件性能的一大因素。

应变硅技术是提高MOS晶体管速度的有效途径，它可以改善NMOS晶体管电子迁移率和PMOS晶体管空穴迁移率，并可降低MOS晶体管源/漏的串联电阻，弥补沟道高掺杂引起库伦作用更显著，以及栅介质变薄引起有效电场强度提高和界面散射增强等因素带来的迁移率退化。目前，应变硅技术已广泛用于90nm及其以下的技术节点，成为延续摩尔定律的重要技术手段。

发明内容

为了解决上述问题，本发明提供了一种半导体结构及其形成方法，在立体半导体器件中引入应变硅技术，提高载流子迁移率，增强器件性能。

本发明提供的一种半导体结构，包括，半导体基体，所述半导体基体位于绝缘层上，所述绝缘层位于半导体衬底上；源漏区，所述源漏区接于所述半导体基体的相对的第一侧面；栅极，所述栅极位于所述半导体基体的相对的第二侧面上；绝缘塞，所述绝缘塞位于所述绝缘层上并嵌于所述半导体基体中；外延层，所述外延层夹在所述绝缘塞和所述半导体基体之间，对于NMOS器件，所述外延层为SiC；对于PMOS器件，所述外延层为SiGe。

本发明提供的一种半导体结构的形成方法，包括：在半导体衬底上形成绝缘层；在绝缘层上形成半导体基底；形成栅极，所述栅极位于所述半导体基底的相对的第二侧面上；形成源漏区，所述源漏区接于所述半导体基底的相对的第一侧面；去除所述半导体基底内部分材料，以在所述半导体基底内形成空腔，所述空腔暴露所述绝缘层；在所述空腔中选择性外延SiGe或SiC，形成外延层；在空腔中形成绝缘塞。

与现有技术相比，采用本发明提供的技术方案具有如下优点：

通过在所述半导体结构中形成空腔，在空腔中选择性外延形成应变外延层，调节沟道区的应力，提高载流子的迁移率，增强半导体器件的性能。