[发明专利]垂直式二极管元件及二极管阵列

说明书

技术领域

本发明涉及一种半导体元件，且特别涉及一种垂直式二极管元件与二极管阵列。

背景技术

存储器元件的研发趋势都是往小尺寸发展。有些存储器元件可清楚分成存储器本身与选择器(selector)，而有些存储器元件则将两者合并在一起。一般而言，若两者分开，较容易最佳化存储器元件。而两者合并，则容易缩小元件尺寸。

可利用二极管元件作为存储器元件的选择器。要达成最小面积，二极管元件必须是共基极的结构，但共基极结构最大的缺点就是大的基极串联电阻。当存储器阵列太大时，基极串联电阻会产生大的电压降，可能导致阵列尾端的存储器元件因电压过低而无法工作。要克服这个问题，可减小存储器阵列的大小，但如此一来整个存储器晶片尺寸会大大的增加。

发明内容

有鉴于此，本发明提供一种垂直式二极管元件及此种二极管元件构成的二极管阵列，可减小基极串联电阻，其一方面可达成小的存储器元件尺寸，另一方面可保有大的存储器阵列。

本发明提出一种垂直式二极管元件，包括具有第一导电型的基底、埋入式金属线、绝缘层、接点、具有第二导电型的第一掺杂区及具有第一导电型的第二掺杂区。埋入式金属线配置于基底中。绝缘层配置于基底与埋入式金属线之间，且曝露埋入式金属线的侧壁的一部分。接点配置于基底中，且位于埋入式金属线的经绝缘层曝露的侧壁的部分上。第一掺杂区配置于基底中且位于埋入式金属线的一侧，其中第一掺杂区与接点接触，且接点的阻值低于第一掺杂区的阻值。第二掺杂区配置于第一掺杂区中，其中第二掺杂区未与接点接触。

本发明还提出一种二极管阵列，包括基底、多条埋入式金属线、多个条状的第一掺杂区、多个绝缘层、多个接点及多个块状的第二掺杂区。埋入式金属线配置于基底中。第一掺杂区分别配置于埋入式金属线之间的基底中。绝缘层分别配置于第一掺杂区与埋入式金属线之间，其中各绝缘层曝露对应的埋入式金属线的一侧壁的多个部份，且第一掺杂区的底部要高于绝缘层的底部。接点配置于基底中，其中各埋入式金属线的经对应的绝缘层曝露的侧壁的每个部份上配置有一个接点。第二掺杂区分别对应接点而配置于第一掺杂区中，且第二掺杂区未与接点接触。此外，第一掺杂区的导电型不同于第二掺杂区的导电型，且接点的阻值低于第一掺杂区的阻值。

基于上述，在由本发明的垂直式二极管元件构成的二极管阵列中，由于埋入式金属线与条状式第一掺杂区并联，且利用低电阻接点达到引流效果，由此可减少二极管阵列的第一掺杂区的串联电阻过大的问题，提升元件性能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1为本发明一实施例的二极管阵列的俯视图。

图2是图1中沿I-I′线的剖面示意图。

图2A至2F为本发明一实施例的二极管阵列的形成方法的剖面示意图。

图2A′至2D′为本发明另一实施例的低阻值接点的形成方法的剖面示意图。

图3为依据本发明另一实施例的二极管阵列的俯视图。

图4为依据本发明又一实施例所绘示的二极管阵列的俯视图。

图5是图4中沿I-I′线的剖面示意图。

图6为依据本发明再一实施例所绘示的二极管阵列的俯视图。

其中，附图标记说明如下：

100：二极管阵列

100′：垂直二极管元件

102：基底

104：埋入式金属线

105：顶覆层

106：第一掺杂区

108：绝缘层

110、110′：接点

112：第二掺杂区

114：下部金属线

114a：第一金属层

114b：第一阻障层

116：上部金属线

116a：第二金属层

116b：第二阻障层

120：金属层

202：图案化罩幕层

204：沟渠

206：绝缘层

208：多晶硅层

210：倾斜性离子植入工艺

212：介电层

214：间隙壁

具体实施方式

图1为依据本发明一实施例的二极管阵列的俯视图。图2是图1中沿I-I′线的剖面示意图。为清楚说明起见，本发明的俯视图未示出埋入式金属线的上方的顶覆层。