[发明专利]以非NVM区内的同时蚀刻来图形化非易失性存储器的栅极叠层有效
| 申请号： | 201110251644.4 | 申请日： | 2011-08-30 |
| 公开（公告）号： | CN102386142A | 公开（公告）日： | 2012-03-21 |
| 发明（设计）人： | M·D·施罗夫 | 申请（专利权）人： | 飞思卡尔半导体公司 |
| 主分类号： | H01L21/8247 | 分类号： | H01L21/8247;H01L21/28 |
| 代理公司： | 中国国际贸易促进委员会专利商标事务所 11038 | 代理人： | 秦晨 |
| 地址： | 美国得*** | 国省代码： | 美国;US |
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| 摘要： | |||
| 搜索关键词： | nvm 区内 同时 蚀刻 图形 非易失性存储器 栅极 | ||
技术领域
本公开内容一般地涉及非易失性存储器(NVM)，尤其涉及图形化NVM的栅极叠层。
背景技术
NVM位单元的栅极叠层通常包括两个导电材料层，并且这些导电层之一还被用来形成逻辑电路或其它电路。本发明目的之一是不使用任何非必要的掩膜步骤；越少越好。另一个考虑是，蚀刻在其选择性方面不同，并且尤其是对于栅极叠层，所希望的是其具有几乎垂直的侧壁。具有最好的选择性的蚀刻剂可能并不是用于获得垂直侧壁的最好蚀刻剂。对于某些蚀刻，终点检测是非常重要的。这能够由于选择性问题而产生，使得过蚀刻是限制选项。此外，过蚀刻能够导致所不希望的聚合物被遗留下。
因此，希望提供考虑了以上问题的NVM的栅极叠层的图形化，以产生改进的图形化。
附图说明
本发明以实例的方式示出并且不受附图的限定，在附图中相同的参考符号指示相似的元件。附图中的元件仅出于简明和清晰起见而示出，并不一定按比例画出。
图1是包括非易失性存储器(NVM)和其它电路的集成电路的顶视图；
图2是图1的集成电路的两个不同部分在根据第一实施例的处理过程(processing)的某一阶段的截面图；
图3是图2所示的两个不同部分在处理过程的随后阶段的截面图；
图4是图3所示的两个不同部分在处理过程的随后阶段的截面图；
图5是图4所示的两个不同部分在处理过程的随后阶段的截面图；
图6是图5所示的两个不同部分在处理过程的随后阶段的截面图；
图7是图6所示的两个不同部分在处理过程的随后阶段的截面图；
图8是图7所示的两个不同部分在处理过程的随后阶段的截面图；
图9是与图1的集成电路相似的集成电路的两个不同部分在根据第二实施例的处理过程的某一阶段的截面图；
图10是图9所示的两个不同部分在处理过程的随后阶段的截面图；
图11是图10所示的两个不同部分在处理过程的随后阶段的截面图；
图12是图11所示的两个不同部分在处理过程的随后阶段的截面图；
图13是图12所示的两个不同部分在处理过程的随后阶段的截面图；
图14是图13所示的两个不同部分在处理过程的随后阶段的截面图；
图15是器件结构在根据第三实施例的在图10所示的处理过程之后的处理过程的某一阶段的截面图；
图16是图15所示的器件结构在处理过程的随后阶段的截面图；
图17是图16所示的器件结构在处理过程的随后阶段的截面图；
图18是图17所示的器件结构在处理过程的随后阶段的截面图；
图19是与图1的集成电路相似的集成电路的两个不同部分在根据第四实施例的处理过程的某一阶段的截面图；
图20是图19所示的两个不同部分在处理过程的随后阶段的截面图；
图21是图20所示的两个不同部分在处理过程的随后阶段的截面图；
图22是图21所示的两个不同部分在处理过程的随后阶段的截面图；
图23是图22所示的两个不同部分在处理过程的随后阶段的截面图；
图24是示出于对理解第五实施例有用的第三部分与图19的器件结构相似的器件结构的截面图；
图25是图24的器件结构在根据第五实施例的处理过程的随后阶段的截面图；
图26是图25的器件结构在根据第五实施例的处理过程的随后阶段的截面图；
图27是图26的器件结构在根据第五实施例的处理过程的随后阶段的截面图；
图28是图27的器件结构在根据第五实施例的处理过程的随后阶段的截面图；以及
图29是图28的器件结构在根据第五实施例的处理过程的随后阶段的截面图。
具体实施方式
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H01L 半导体器件；其他类目中不包括的电固体器件
H01L21-00 专门适用于制造或处理半导体或固体器件或其部件的方法或设备
H01L21-02 .半导体器件或其部件的制造或处理
H01L21-64 .非专门适用于包含在H01L 31/00至H01L 51/00各组的单个器件所使用的除半导体器件之外的固体器件或其部件的制造或处理
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