[发明专利]半导体结构及其制造方法

说明书

技术领域

本发明是有关于半导体结构及其制造方法，特别是有关于静电放电防护电路。

背景技术

静电放电(ESD)是不同物体与静电电荷累积之间静电电荷转移的现象。ESD发生的时间非常的短暂，只在几个纳米秒的程度之内。ESD事件中产生非常高的电流，且电流值通常是几安培。因此，一旦ESD产生的电流流过半导体集成电路，半导体集成电路通常会被损坏。故当半导体集成电路中产生高压(HV)静电电荷时，电源线之间的ESD防护装置必须提供放电路径以避免半导体集成电路受到损坏。

发明内容

本发明是有关于半导体结构及其制造方法。半导体结构的操作效能佳，且制造成本低。

依照本发明的一个实施例，提供了一种半导体结构，该半导体结构包括第一掺杂区、第二掺杂区、第三掺杂区与电阻；第一掺杂区具有第一导电型；第二掺杂区具有相反于第一导电型的第二导电型；第三掺杂区具有第一导电型；第一掺杂区与第三掺杂区是通过第二掺杂区互相分开；电阻耦接于第二掺杂区与第三掺杂区之间；阳极被耦接至第一掺杂区；阴极被耦接至第三掺杂区。

依照本发明的一个实施例，提供了一种半导体结构的制造方法，该方法包括以下步骤：于衬底中形成第一掺杂区；第一掺杂区具有第一导电型；于衬底中形成第二掺杂区；第二掺杂区具有相反于第一导电型的第二导电型；于第二掺杂区中形成第三掺杂区；第三掺杂区具有第一导电型；第一掺杂区与第三掺杂区是通过第二掺杂区互相分开；于第二掺杂区上形成场板结构。

依照本发明的一个实施例，提供了一种静电放电防护电路，该电路包括第一第一双极结晶体管(BJT)与电阻；电阻耦接在第一BJT之基极与射极之间。

附图说明

图1绘示一实施例中半导体结构的上视图。

图2绘示一实施例中半导体结构的剖面图。

图3绘示一实施例中半导体结构的上视图。

图4绘示一实施例中半导体结构的剖面图。

图5绘示一实施例中半导体结构的上视图。

图6绘示一实施例中半导体结构的剖面图。

图7绘示一实施例中半导体结构的上视图。

图8绘示一实施例中半导体结构的剖面图。

图9绘示一实施例中半导体结构的等效电路。

图10绘示一实施例中半导体结构的等效电路。

【主要元件符号说明】

12、112、312：第一掺杂区

14、114、214、314：第二掺杂区

16、216：第三掺杂区16

18、20、22、24、26、28、228A、228B、118、120、318、320：掺杂部分

30、130、330、430：电阻

32、132、332、432：阳极

34、434：阴极

36、136、236、336：场板结构

38、260：介电层

40、262：导电层

42：介电结构

44：第一介电部分

46A、46B、146A、146B、246A、246B、246C、346A、346B、446、546：第一双极结晶体管(BJT)

50：衬底层

52：第二介电部分

154、354：第四掺杂区

156、356、556：第二BJT

258：分离结构

AB、CD、EF、GH：线

具体实施方式

图1绘示一实施例中半导体结构的上视图。图2绘示图1的半导体结构沿AB线的剖面图。图3绘示一实施例中半导体结构的上视图。图4绘示图3的半导体结构沿CD线的剖面图。图5绘示一实施例中半导体结构的上视图。图6绘示图5的半导体结构沿EF线的剖面图。图7绘示一实施例中半导体结构的上视图。图8绘示图7的半导体结构沿GH线的剖面图。图9与图10绘示根据实施例的半导体结构的等效电路。

请参照图2，半导体结构包括第一掺杂区12、第二掺杂区14与第三掺杂区16。第一掺杂区12可包括掺杂部分18、掺杂部分20与掺杂部分22，具有第一导电型例如N导电型。第二掺杂区14可包括掺杂部分24与掺杂部分26，具有第二导电型例如P导电型。第三掺杂区16可包括掺杂部分28具有第一导电型例如N导电型。第一掺杂区12与第三掺杂区16是通过第二掺杂区14互相分开。