[发明专利]一种锗硅外延层生长方法

说明书

技术领域

本发明涉及一种半导体制造方法，特别涉及一种锗硅外延层生长方法。

背景技术

目前，半导体制造工业主要在硅衬底的晶片(wafer)器件面上生长器件，例如，金属氧化物半导体场效应晶体管(Metal-Oxide Semiconductor Field Effect Transistor，MOSFET)器件结构包括有源区、源极、漏极和栅极，其中，所述有源区位于半导体硅衬底中，所述栅极位于有源区上方，所述栅极两侧的有源区中进行离子注入形成源极和漏极，栅极下方具有导电沟道，所述栅极和导电沟道之间有栅极电介质层。根据离子注入的不同类型，空穴型金属氧化物半导体场效应晶体管(PMOS)和电子型金属氧化物半导体场效应晶体管(NMOS)。

多年以来，沿着摩尔定律提供的途径，人们一直采用对MOSFET进行等比例微缩来增加器件速度，然而随着MOSFET尺寸的缩小，常规的等比例微缩方法遇到了以短沟道效应为核心的一系列问题。例如，电源电压的等比例缩小在降低动态功耗的同时如何增大驱动电流(Idsat)密度的问题，因此如何提高载流子迁移率(PMOS内的空穴和NMOS内的电子)成为保持MOSFET性能的关键。

由于无应变的硅衬底中空穴的平均迁移率比电子低三倍，所以提高PMOS导电沟道内的空穴迁移率成为关注的焦点。

近年来，应变工程技术(strain engineering)被认为是一个将摩尔定律延伸的关键技术之一。所谓应变技术，即通过引入局部单向拉伸或压缩型应力到MOSFET的导电沟道，提升MOSFET的导电沟道内载流子迁移率，从而在栅极电介质层厚度变薄或保持不变的情况下使驱动电流大幅增长，最终提高MOSFET的器件性能。对硅衬底中的导电沟道而言，能够产生局部单向应变的可用结构有SiGe和Si_yC_1-y，必须针对PMOS和NMOS分别设计局部单向应变的结构。其中，对PMOS引入压缩型应力增加空穴的迁移率称为局部单向压缩型应变，而对NMOS引入拉伸型应力提高电子的迁移率称为局部单向拉伸性应变。

目前得到应用的应变工程技术主要有：沉积拉伸或压缩型应力的氮化硅(SiN)覆盖层；在浅沟槽隔离(STI)和金属化前电介质(PMD)结构中增加拉伸或压缩型应力的氧化物层，以及锗硅(SiGe)外延层填充刻蚀或升高的源、漏极区域。

SiGe外延层填充刻蚀的源、漏极区域(Recessed SiGe S/D)是一种被广泛应用的应变工程技术，该方法先部分刻蚀去除PMOS器件结构中栅极两侧的源、漏极，再通过选择性外延生长的方法在刻蚀后的源、漏极上方生长SiGe外延层，由SiGe外延层导入的压缩型应力被传导至MOSFET的导电沟道，最终提高PMOS中空穴的迁移率。

在PMOS的源、漏极区域选择性外延生长SiGe外延层具有以下几个优点：第一，如上文所述，SiGe的晶格常数不同于Si从而使硅衬底中的导电沟道产生应变，用于提高空穴载流子的迁移率；第二，SiGe具有比Si更小的禁带宽度，这样在半导体和硅化物(Silicide)之间的势垒降低；第三，锗增加了掺杂元素(dopant)在Si中的溶入从而减小了源、漏极区域的电阻以及扩散电阻，并减小了硼元素(B)的扩散。正是这三个因素，提升了MOSFET的驱动电流，增加了器件速度。

许多因素会影响源、漏极上方的SiGe外延层对导电沟道施加的压缩性应力，既敏感于MOSFET的几何尺寸，也敏感于具体的生产工艺。对于MOSFET的几何尺寸，包括沟道长度，器件宽度，栅极至STI的距离以及栅极周围侧墙(spacer)的厚度。对于具体的工艺参数所产生的沟道应力则主要取决于三个方面：SiGe中Ge的含量；源、漏极区域刻蚀的深度以及刻蚀的形状。

现有技术中在PMOS的源、漏极区域选择性外延生长SiGe外延层工艺包括以下3个步骤，结合图2～4说明现有技术中外延生长SiGe外延层的工艺流程：

步骤100、根据半导体工艺需要对晶片进行预处理；

本步骤中，对晶片的预处理包括去除硅衬底表面的氧化层以及杂质，对于重掺杂的硅衬底则必须考虑是否需要背封(backseal)以减少后续选择性外延生长过程中的自掺杂现象。一般都需要通入氢气(H₂)并烘烤(bake)的步骤，其目的在于原位(in-situ)去除硅衬底表面的氧化层和其他杂质，为后续的外延沉积准备洁净的硅衬底表面。