[发明专利]具有内置自测的DRAM存储器控制器及其方法

说明书

技术领域

本发明涉及处理设备中的安全性。

背景技术

板上动态随机存取存储器(DRAM)在基于集成电路(IC)，诸如系统级芯片(SoC)，的消费电子产品中的应用非常普遍。多个IC或SoC通过利用超过75个互连的大规模并行高速接口与DRAM接口，它们都必须满足非常紧的时间预算。随着每一代DRAM，时间预算逐渐变得更紧。当前，随着双数据速率3(DDR3)版本的DRAM，时间裕度可能只有几微微秒那么少或更少。IC和SoC严重依赖于其与DRAM的接口的稳定性。这种接口上的任何故障都会实际上致使最终产品无法使用。IC/SoC设计者、印刷电路板(PCB)设计者以及将所有部件集成到最终产品中的原始设备制造商(OEM)共同分担测试这种具有挑战性的接口的重担。

视频/图形软件应用可以用于执行这种测试。软件工程师通常依靠稳定的硬件来进行强度测试并调试其应用。但是当硬件不稳定时，很难区分硬件故障和软件故障。这使得调试过程对双方而言都很难。即使假定软件应用是完全稳定的(没有程序错误)，如果发生故障，也无法提供任何有意义的硬件调试信息。这是因为应用大多是在实际硬件故障发生之后才检测并报告所述故障，并且因此无法保存故障系统的配置。由于软件应用包括与多个硬件引擎(视频、图形、同时运行的处理器)的交互，所以通常很难再现准确的故障。这是因为造成故障的事件可能在连续迭代中不同地排列。总而言之，由于SoC-DRAM子系统采用复杂的软件应用，所以很难并且有时不可能找出硬件故障的根本原因。

在其他系统中，SoC内部或外部的主机(CPU)可以协作进行测试。主机与DMA引擎一起将数据写入帧缓冲器，随后将其读回并进行比较。此技术可以使用户很好地控制这种类型的测试，并且如果发生故障，还可以提供调试数据。但是其可能无法为接口提供足够的测试。主机只能执行有限数量的所标示的读事务。这就导致接口上出现空闲周期，这大大降低了测试的成效。可替换地，主机可以利用DMA引擎执行大的写和读突发(read burst)，以便增加带宽(减少空闲周期)。由于各单个读和写事务不是交错进行的，所以无法提供足够的测试。

通过这种系统和本发明的比较，常规和传统方法的其他限制和缺陷对于本领域普通技术人员而言将变得明显。

附图说明

图1给出可以包括按照本发明的实施例的处理系统100的示例设备11-16的图形表示。

图2给出按照本发明的实施例的处理系统100的框图表示。

图3给出按照本发明的实施例的内置自测单元140的框图表示。

图4给出按照本发明的其它实施例的视频处理系统100’的框图表示。

图5给出按照本发明的实施例的视频编码系统200的框图表示。

图6给出按照本发明的实施例的视频解码系统202的框图表示。

图7给出按照本发明的实施例的视频代码转换系统204的框图表示。

图8给出按照本发明的实施例的视频分发系统175的框图表示。

图9给出按照本发明的实施例的视频存储系统179的框图表示。

图10给出按照本发明的实施例的方法的流程图表示。

具体实施方式

图1给出可以包括按照本发明的实施例的处理系统100的示例设备11-16的图形表示。具体地，这些示例设备包括数字视频记录器/机顶盒11、电视机或监视器12、无线电话设备13、计算机14和15、个人视频播放器16或包括处理系统100的其他设备。

处理系统100包括与一个或多个DRAM设备、DRAM控制器以及存储器接口协同工作的处理模块。此外，处理系统包括灵活的内置自测(DBIST)单元，所述内置自测单元包括用于接收多个用户测试选项的输入寄存器、用于按照所述多个用户测试选项控制存储器接口的测试的控制器、以及与控制器耦接的用于存储作为存储器接口的测试结果而产生的测试数据的输出寄存器。处理系统100将通过结合图2至图10更加详细地进行描述，上述图中包含了数个可选功能和特征。