[发明专利]一种半导体结构及其制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种半导体结构及其制造方法。

背景技术

为了提高集成电路芯片的性能和集成度，器件特征尺寸按照摩尔定律不断缩小，目前已经进入纳米尺度。随着器件尺寸减小，栅介质层厚度不断减小，超薄栅介质导致较严重的栅隧穿电流，多晶硅栅的耗尽效应也使得半导体器件的性能和可靠性面临较严重的挑战。采用高K栅介质/金属栅极代替传统的SiON栅介质/多晶硅栅，几乎已经成为45纳米及其以下制程的必备技术。具体工艺方面，高K/金属栅的制作分为先栅(gate-first)工艺和后栅(gate-last)工艺。在后栅工艺中，栅极制作在源/漏区之后，避开了源/漏区退火工序的高温处理，即避免了高温工艺引起的界面反应和金属栅功函数改变、PMOS阈值电压升高等问题。

在后栅工艺中，需先形成伪栅，随后进行源/漏区离子注入以及退火操作，最后去掉伪栅，填充形成金属栅极。随着器件特征尺寸不断减小，半导体器件栅长减小到20nm及其以下，如此细小空间内进行栅极填充，会导致出现空洞空隙等，影响半导体器件的性能以及可靠性。

发明内容

本发明旨在至少解决上述技术缺陷，提供一种半导体器件的制造方法及其结构，在进行栅极材料填充的过程中，减小其工艺难度，避免出现空洞，提高器件的可靠性。为达上述目的，本发明提供了一种半导体结构的制造方法，该方法包括以下步骤：

(a)提供衬底，在所述衬底上形成介质层和伪栅层；

(b)对所述伪栅层进行掺杂并退火；

(c)对所述伪栅层进行图形化，并形成伪栅，所述伪栅的顶部截面大于所述伪栅的底部截面；

(d)形成侧墙、源/漏区；

(e)沉积层间介质层并平坦化；

(f)去除伪栅以在所述侧墙内形成开口；

(g)在所述开口内形成栅极。

其中，在步骤(b)中，所述伪栅层形成掺杂离子从表面到内部逐渐减小的浓度梯度分布，在后续图形化步骤中，选择合适的刻蚀方法，伪栅层从表面到内部具有逐渐增大的刻蚀速率，从而可以形成上大下小的类似倒锥台形的栅极结构。

本发明另一方面还提出一种半导体结构，该结构包括衬底、栅堆叠、侧墙、源/漏区，其中：

所述栅堆叠位于所述衬底之上，包括栅介质层和栅极，所述栅极的顶部截面大于所述栅极的底部截面，所述栅介质层夹于所述栅极和所述衬底之间，或所述栅介质层包裹所述栅极的侧壁和底部；

所述侧墙位于所述栅堆叠的两侧；

所述源/漏区形成于所述衬底之中，位于所述栅堆叠的两侧。

根据本发明提供的半导体结构及其制造方法，通过形成倒锥台形的栅极结构，在去除伪栅后可以实现较好的栅极填充，避免出现空洞空隙等，减小其工艺难度，提高器件的可靠性。

附图说明

本发明上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：

图1是根据本发明的半导体结构的制造方法的一个具体实施方式的流程图；

图2至图16为根据图1示出的方法制造半导体结构过程中该半导体结构在各个制造阶段的剖面结构示意图；

图17是KOH腐蚀液中<100>Si的腐蚀速率与硼掺杂浓度的关系数据表。

具体实施方式

下面详细描述本发明的实施例，所述实施例的示例在附图中示出，其中自始至终相同或类似的标号表示相同或类似的元件或具有相同或类似功能的元件。下面通过参考附图描述的实施例是示例性的，仅用于解释本发明，而不能解释为对本发明的限制。下文的公开提供了许多不同的实施例或例子用来实现本发明的不同结构。为了简化本发明的公开，下文中对特定例子的部件和设置进行描述。当然，它们仅仅为示例，并且目的不在于限制本发明。此外，本发明可以在不同例子中重复参考数字和/或字母。这种重复是为了简化和清楚的目的，其本身不指示所讨论各种实施例和/或设置之间的关系。此外，本发明提供了的各种特定的工艺和材料的例子，但是本领域普通技术人员可以意识到其他工艺的可应用于性和/或其他材料的使用。另外，以下描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。