[发明专利]非易失性闪速存储单元、阵列及其制造方法

说明书

本申请是发明名称为“非易失性闪速存储单元、阵列及其制造方法”、申请日为2008年8月5日、申请号为200810135267.6的中国专利申请的分案申请。

技术领域

本发明涉及一种具有选择栅、浮栅、控制栅以及擦除栅的非易失性闪速存储单元，其中所述擦除栅具有与浮栅呈一定尺寸比例的突出部分。本发明还涉及该闪速存储单元的阵列，以及该单元和阵列的制造方法。

背景技术

具有选择栅、浮栅、控制栅以及擦除栅的分裂栅非易失性闪速存储单元在本领域中是公知的，例如参见美国专利6,747,310。本领域中还公知的是在浮栅上具有突出部分的擦除栅，例如参见美国专利5,242,848。通过全部引用而将上述两个在先公开包含于此。

迄今为止，在现有技术中并未教导或公开过擦除栅的相对浮栅的突出部分能够在一定限度内提高擦除效率。

因此，本发明的目的之一是通过擦除栅和浮栅之间的某种尺寸关系来提高这种存储单元的擦除效率。

发明内容

在本发明中，分裂栅非易失性存储单元被制造在第一导电类型的基本上单晶的衬底中。所述存储单元具有第二导电类型的第一区域、第二导电类型的第二区域、以及在所述衬底中所述第一区域和所述第二区域之间的沟道区。所述存储单元具有与所述沟道区的第一部分绝缘且相间隔的选择栅。所述存储单元还具有与所述沟道区的第二部分绝缘且相间隔的浮栅。所述浮栅具有最接近于所述选择栅的第一末端，以及最远离于所述选择栅的第二末端。与所述衬底绝缘且相隔离的擦除栅，其最接近于所述浮栅的第二末端。与所述浮栅、所述选择栅以及所述擦除栅绝缘且相间隔的控制栅，其被布置于所述浮栅上方，并在所述擦除栅和所述选择栅之间。所述擦除栅还具有两个电连接的部分：横向邻近且绝缘于所述浮栅的第二末端的第一部分，以及叠加在所述浮栅上方且与之相绝缘的邻近所述控制栅的第二部分。所述擦除栅的第二部分与所述浮栅相间隔第一距离，所述第一距离是在基本上与从第一区域指向第二区域的方向相垂直的方向上进行测量的。所述擦除栅的第二部分具有最接近于所述控制栅的末端，并且所述擦除栅的第一部分具有最接近于所述浮栅的末端。所述擦除栅的第二部分以第二距离叠加在所述浮栅上方，所述第二距离是在大体上与第一距离的方向相垂直的方向上，从最接近于所述控制栅的所述擦除栅的第二部分的末端到最接近于所述浮栅的所述擦除栅的第一部分的末端进行测量的。最后，所述第二距离与第一距离的比值大约在1.0和2.5之间。

本发明还涉及上述存储单元的阵列。

附图说明

图1A为本发明的改进的非易失性存储单元的横截面视图。

图1B为图1A所示的存储单元的局部放大图，其中更详细的显示出擦除栅的突出部分与浮栅之间的尺寸关系。

图2为示意出本发明的所改进存储单元的擦除效率提高的曲线图。

图3(A-L)为制造本发明存储单元的一个实施例的一个工艺过程的横截面视图。

图4(A-L)为制造本发明存储单元的另一个实施例的另一个工艺过程的横截面视图。

具体实施方式

参看图1A，示出了本发明的改进的非易失性存储单元10的横截面视图。该存储单元10被制造在基本上单晶的衬底12上，例如P型导电类型的单晶硅。在衬底12中具有第二导电类型的第一区域14。如果第一导电类型为P，则第二导电类型为N。与第一区域相间隔的为第二导电类型的第二区域(扩散区域(SL))16。在第一区域14和第二区域16之间的是沟道区18，其提供在第一区域14和第二区域16之间的电荷的传导。

被置于衬底12上方，与之相间隔并相绝缘的为选择栅20，也公知为字线20。将该选择栅20置于沟道区18的第一部分上。沟道区18的第一部分紧邻第一区域14。这样，选择栅20几乎不与或完全不与第一区域14重叠。浮栅22也被置于衬底12上，且与之间隔并绝缘。将浮栅22布置在沟道区18的第二部分以及第二区域16的一部分上。沟道区18的第二部分不同于沟道区18的第一部分。这样，浮栅22被横向间隔于选择栅20，并与之相绝缘，但邻近选择栅20。擦除栅24被布置在第二区域16上方，与之相间隔开，并绝缘于衬底12。擦除栅24被横向间隔于浮栅22，并与之相绝缘。选择栅20对着浮栅22的一侧，而擦除栅24对着浮栅22的另一侧。最后，置于浮栅22上的与之相绝缘并被间隔开的是控制栅26。控制栅26分别与擦除栅24和选择栅20相绝缘且留有间隔，并被置于擦除栅24和选择栅20之间。至此，上述对存储单元10的描述为美国专利6,747,310所公开。