[发明专利]非易失性闪速存储单元、阵列及其制造方法

权利要求书

1.一种读取非易失性存储单元的方法，其中该非易失性存储单元具有第一导电类型的半导体衬底以及上表面，其中在所述衬底中具有沿该上表面的第二导电类型的第一区域，在所述衬底中具有沿该上表面的与该第一区域相间隔的第二导电类型的第二区域，在该第一区域和该第二区域之间具有沟道区域；字线栅位于沟道区域的第一部分上，通过第一绝缘层与沟道区域相间隔；浮栅位于沟道区域的另一部分上，临近并与字线栅分开，其中浮栅通过第二绝缘层与沟道区域相分开；耦合栅位于浮栅上方并通过第三绝缘层与浮栅相绝缘；以及擦除栅临近浮栅并位于与字线栅相反的一侧；所述擦除栅位于第二区域上方并与第二区域相绝缘；所述方法包括：

向字线栅施加第一正电压以接通位于字线栅下方的沟道区域部分；

向擦除栅施加第二正电压；以及

在第一区域和第二区域之间施加电压差，由此在第一区域和第二区域之间流过电流。

2.根据权利要求1所述的方法，包括：向耦合栅施加非负电压。

3.根据权利要求2所述的方法，其中所述非负电压为地电势。

4.根据权利要求2所述的方法，其中所述非负电压为第三正电压。

5.根据权利要求1所述的方法，其中所述擦除栅被电容性地耦合到所述浮栅。

6.根据权利要求5所述的方法，其中所述擦除栅具有位于浮栅之上的突出部分。

7.一种在非易失性存储单元阵列中读取选择的非易失性存储单元的方法，其中每一存储单元具有第一导电类型的半导体衬底以及上表面，其中在所述衬底中具有沿该上表面的第二导电类型的第一区域，在所述衬底中具有沿该上表面的与该第一区域相间隔的第二导电类型的第二区域，在该第一区域和该第二区域之间具有沟道区域；字线栅位于沟道区域的第一部分上，通过第一绝缘层与沟道区域相间隔；浮栅位于沟道区域的另一部分上，临近并与字线栅分开，其中浮栅通过第二绝缘层与沟道区域相分开；耦合栅位于浮栅上方并通过第三绝缘层与浮栅相绝缘；以及擦除栅临近浮栅并位于与字线栅相反的一侧；所述擦除栅位于第二区域上方并与第二区域相绝缘；所述方法包括：

向所选择的存储单元的字线栅施加第一正电压以接通位于字线栅下方的沟道区域部分；

向所选择的存储单元的擦除栅施加第二正电压；

在所选择的存储单元的第一区域和第二区域之间施加电压差，由此在第一区域和第二区域之间流过电流；

向未选择的存储单元的字线施加地电压；以及

在未选择的存储单元的第一区域和第二区域之间施加零电压差。

8.根据权利要求7所述的方法，包括：向所选择的存储单元的耦合栅施加非负电压。

9.根据权利要求8所述的方法，其中所述非负电压为地电势。

10.根据权利要求8所述的方法，其中所述非负电压为第三正电压。

11.根据权利要求7所述的方法，其中所述擦除栅被电容性地耦合到所述浮栅。

12.根据权利要求11所述的方法，其中所述擦除栅具有位于浮栅之上的突出部分。