[发明专利]浮栅器件及其方法

说明书

技术领域

本发明的各种实施例方面涉及浮栅器件，在特定实施例中，涉及采用浮栅的非易失性器件。

背景技术

对于多种应用，浮栅用于多种半导体器件中。例如，很多半导体存储器件采用具有浮栅的存储单元，所述浮栅由诸如多晶硅之类的材料制成。这些非易失性存储单元通过在浮栅上存储电荷来存储信息。存储在浮栅上的电荷改变存储单元的阈值电压(Vt)，阈值电压(Vt)控制和/或确定在指定的读取电压下电流是否会流动。通过在浮栅上存储电荷来设置阈值电压，阈值电压可以用于控制电流的流动，从而控制器件的可读状态。

为了在浮栅存储单元中的低存储状态和高存储状态(例如，可应用于逻辑值“0”和“1”，或者反之)之间进行区分，重要的是：每个状态的阈值电压相隔足够远，以至于这些阈值电压之间的读取电压可以用于正确地读出单元的状态。例如，如果状态“0”和“1”中的每个状态的阈值电压太近，则很难在两个状态之间选择出不对浮栅的能力造成负面影响的读出电压以保持正确的状态。相应地，低存储状态的电压电平的最大值与高存储状态的电压电平的最小值之间的距离对存储单元的操作的鲁棒性有影响。很难以相关的阈值电压电平来实现这些高存储状态和低存储状态以准确地存储存储状态和提供期望的读取电压。

这些和其它问题对非易失性器件(包括采用浮栅的非易失性器件)的制造和实现提出了挑战。

发明内容

各种示例实施例涉及非易失性器件，如，采用浮栅的非易失性器件。

根据示例实施例，如下形成浮栅存储器件。栅叠层(gate stack)被形成为包括多晶硅浮栅以及通过栅间电介质(inter-gate dielectric)与浮栅隔开的控制栅。栅叠层被配置为在多晶硅浮栅中存储电荷以设置存储单元的阈值电压特性。将杂质注入(implant)多晶硅浮栅的多晶结构中，以在浮栅的热处理(例如，作为栅叠层形成的一部分)期间，与多晶结构相互作用并减弱热感生的多晶结构晶粒尺寸(grain size)增长。在热处理之后，杂质用于保持阈值电压特性，这适用于整个栅叠层。

根据另一示例实施例，浮栅器件包括具有沟道区的衬底，在沟道区上方形成浮栅，浮栅通过浮栅电介质材料与衬底隔开。浮栅包括多晶硅材料和杂质，杂质被配置为与多晶硅材料相互作用以抵制热感生的多晶硅材料晶粒尺寸变化。控制栅在浮栅上方，并且通过控制栅电介质与浮栅隔开。

另一示例实施例涉及浮栅叠层，所述浮栅叠层具有：控制栅、具有杂质的多晶硅浮栅、以及栅间电介质。浮栅被配置为存储电荷以设置存储单元的阈值电压特性，杂质(例如，注入多晶硅浮栅的多晶结构中的杂质)与多晶结构相互作用，以减弱热感生的多晶结构晶粒尺寸增长和保持栅叠层的阈值电压特性。

以上的讨论/概要并非旨在描述本公开的每个实施例或每个实现。下文的附图和详细描述也例示各种实施例。

附图说明

通过接合附图来考虑以下详细描述，可以更全面地理解各个示例实施例，附图中：

图1示出了根据本发明示例实施例的浮栅器件；

图2示出了根据本发明另一示例实施例的浮栅层的截面，在浮栅层中注入杂质以抵制/减弱晶粒尺寸的增长；

图3示出了根据本发明其他示例实施例的浮栅存储器件的阈值电压范围的曲线图；以及

图4示出了根据本发明另一示例实施例的制造浮栅器件的方法的流程图。

具体实施方式

虽然本发明可修改为各种修改和备选形式，但是在附图中以示例的方式示出了修改和备选形式的特例，并且将更详细地描述这些特例。然而，应该理解的是，本发明不限于所描述的特定实施例。相反，本发明覆盖本发明范围内的所有修改、等同和替换形式，本发明包括权利要求所限定的方面。

本发明的方面可应用于多种不同类型的非易失性器件、浮栅器件和相关电路。虽然本发明不限于此，但是通过以此论述示例可以理解本发明的各个方面。

根据示例实施例，控制浮栅的晶粒尺寸，以减弱或阻止浮栅和使用了浮栅的器件的阈值电压操作的变化，其中所述阈值电压操作的变化与晶粒尺寸有关。通过将诸如碳基、氮基、氧基或IV族基材料(例如，碳、锗和/或硅)之类的杂质材料注入浮栅中，来减弱晶粒尺寸的增长。可以在形成浮栅之后以及在随后的热处理之前和/或期间，实施注入，所述热处理可以使浮栅的晶粒尺寸增大。例如，这个方法可以用于减弱浮栅非易失性器件的与热处理有关的阈值电压变化。