[发明专利]一种后栅极两晶体管DRAM的制造方法

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及一种后栅极两晶体管DRAM的制造方法。

背景技术

在半导体制造过程中，随着半导体集成电路进入更高阶的时代（Generation），和高集成密度、低漏电的电容器制备难度不断的增加，传统1晶体管1电容（1 Transistor 1 Capacitance，简称ITIC）结构的动态随机存取存储器（Dynamic Random Access Memory，简称DRAM）所面临的挑战越来越大。因此，目前对可能替代1T1C结构DRAM的2T（Transistor）甚至1T结构的零电容动态随机存取存储器（Zero-Capacitor RAM 或Capacitor less RAM，简称Z-RAM）的研究越来越热门。

由于Z-RAM不仅能够将DRAM的存储密度翻一番，还能将处理器的缓存容量提高5倍，且无需使用特殊的材料或更先进的制造工艺，所以Z-RAM具有良好的应用前景。

美国专利（专利号US20100329043.A1，Two-Transistor Floating-Body Dynamic Memory Cell）公布了一种浮体单元（Floating Body / Gate Cell ，简称FBGC） 2T DRAM结构的改进版。

如图1所示为以NMOS为例的2T DRAM 结构的改进版的FBGC单元结构图，是基于绝缘体上硅(Silicon On Insulator，简称SOI)的双MOS结构，采用部分耗尽（Partial Depletion，简称PD）工艺或全耗尽（Full Depletion，简称FD）工艺制备。

其中，T1的漏端接位线1(Bitline1，简称BL1)，源端为P+而非N+，源端接T2的栅极G2，此时的T1其实是一个隧道（tunneling）场效应晶体管（Field Effect Transistor，简称FET），其利用带带隧穿（Band to Band Tunneling，简称BTB tunneling）或者栅极诱生漏极漏电流效应（Gate-induced Drain Leakage，简称GIDL）对T1的浮体（Floating Body）充正电荷（charging）进行写（write） 1，利用T1的体源间PN结正向偏置放电（discharging）进行写（write） 0；而T1的源端使用P+有利于T1源端直接连接栅极，同时省去了T1的体接触（Body Contact），从而增大了集成密度。0和1的读（read）结果为位线2(Bitline2，简称BL2)的电压或者电流结果。

如图2所示为以NMOS为例的FBGC单元结构的一种工作模式，Zhichao Lu等人在“一种简化的高级浮体单元DRAM单元（A Simplified Superior Floating-Body/Gate DRAM Cell），电子器件（Electron Devices）， IEEE ELECTRON DEVICE LETTERS，VOL. 30，NO. 3，MARCH 2009”中对该工作模式作了详细描述。其中T1的漏端与栅极有20-30nm的交迭区（overlap）。如图3和4所示，当写（write）1时，WL负电压，BL1正电压，由于T1漏栅过量交迭区（overlap），GIDL效应大大增大，从而加速对T1体区的充电。而当写（write）0时，WL正电压，BL1负电压，T1体漏PN结正偏，实现对T1体区的放电。其中，T2的栅极由T1的源体电荷驱动，读（read）动作由读取T2漏端的电流信号或者电压信号实现。

上述的FBGC 2T DRAM结构虽然很有新颖性，但没有解决可制造性（Design for Manufacturability，简称DFM）问题，即如何在工艺上通过自对准有效实现不同于常规CMOS工艺的漏栅交迭区（overlap）延伸特性。

发明内容

    本发明公开了一种后栅极两晶体管DRAM的制造方法，采用后栅极高介电常数金属栅工艺制备的两晶体管DRAM结构至少包含一个第一晶体管和一个第二晶体管，且在第一、第二晶体管各自所包含的栅槽中均填充有样本栅，对样本栅进行回蚀后，在栅槽的底部向上依次设置有高介电层和金属氧化物介电材料层，其中，包括以下步骤：

步骤S1，于两晶体晶体管DRAM结构上旋涂光刻胶，曝光、显影后去除第一晶体管结构区域上的光刻胶，形成光阻；