[发明专利]半导体元件及其制造方法

说明书

技术领域

本发明涉及一种半导体元件及其制造方法，且特别涉及一种垂直沟道晶体管阵列及其制造方法。

背景技术

动态随机存取存储器(dynamic random access memory，DRAM)属于一种易失性存储器，其是由多个记忆胞构成。每一个记忆胞主要是由一个晶体管与一个由晶体管所操控的电容器所构成，且每一个记忆胞通过字元线(word line，WL)与位元线(bit line，BL)彼此电性连接。

为提高动态随机存取存储器(DRAM)的积集度以加快元件的操作速度，以及符合消费者对于小型化电子装置的需求，动态随机存取存储器(DRAM)中的晶体管沟道区长度会有持续缩短的趋势。但是，如此一来会使晶体管遭受严重的短沟道效应(short channel effect)，以及导通电流(on current)下降等问题。

因此，为了克服上述问题，近年来业界提出将水平方向的晶体管结构改为垂直方向的晶体管结构，举例来说，将垂直式晶体管结构形成于基底的深沟渠中。如此一来，可以提升集成电路的操作速度与积集度，且能避免短沟道效应等问题。然而，目前一般的垂直式晶体管在结构设计与沟道控制上仍有很大的改良空间，为此领域所积极研究的目标。

发明内容

有鉴于此，本发明的目的在于提供一种半导体元件及其制造方法，能够提升导通电流，并进一步改善元件效能。

本发明提出一种半导体元件，其包括多条埋入式位元线、多条位元线接触窗、多条介电层以及多条埋入式字元线。埋入式位元线设置于基底中，平行排列且沿着第一方向延伸。位元线接触窗分别设置于埋入式位元线的一侧的基底中，埋入式位元线分别经由位元线接触窗电性连接基底。介电层分别设置于埋入式位元线上。埋入式字元线设置于基底中且位于介电层上，埋入式字元线平行排列且沿着不同于第一方向的第二方向延伸，其中各埋入式字元线的下部具有多个突出部，各突出部分别位于相邻两介电层之间。

本发明另提出一种半导体元件的制造方法，其包括下列步骤。于基底中形成多个第一沟渠，第一沟渠平行排列且沿着第一方向延伸。于第一沟渠的下部形成多条埋入式位元线。于第一沟渠的侧壁中形成多条位元线接触窗，位元线接触窗分别位于埋入式位元线的一侧以电性连接基底。于基底上形成介电层，介电层覆盖埋入式位元线并填满第一沟渠。移除部分基底及介电层，以形成多个第二沟渠，第二沟渠平行排列且沿着不同于第一方向的第二方向延伸，其中位于第二沟渠中的基底上表面低于位于第二沟渠中的介电层上表面。于第二沟渠中形成多条埋入式字元线，各埋入式字元线的下部具有多个突出部，突出部形成于基底上。

本发明的有益效果在于，基于上述，本发明的半导体元件及其制造方法利用在埋入式字元线的下部形成有多个突出部而使得栅极沟道能够更靠近或者甚至是接触到位元线接触窗，因此能够改善元件导通电流，进而提高元件效能。此外，本发明的半导体元件的制造方法工艺简单，并可以整合于现有的一般工艺。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1A至图1D是依照本发明一实施例的半导体元件从不同角度的部分透视示意图。

图2A是沿着图1B中A-A’线段的剖面示意图。

图2B是沿着图1B中B-B’线段的剖面示意图。

图2C是沿着图1B中C-C’线段的剖面示意图。

图2D是沿着图1B中D-D’线段的剖面示意图。

图3A、图4A、图5A、图6A、图7A和图8A所绘示为根据图1B中沿A-A’线段的制造流程剖面示意图。

图3B、图4B、图5B、图6B、图7B和图8B所绘示为根据图1B中沿B-B’线段的制造流程剖面示意图。

图3C、图4C、图5C、图6C、图7C和图8C所绘示为根据图1B中沿C-C’线段的制造流程剖面示意图。

图3D、图4D、图5D、图6D、图7D和图8D所绘示为根据图1B中沿D-D’线段的制造流程剖面示意图。

图9A及图9B绘示在形成第二沟渠后不同角度的部分透视示意图。

其中，附图标记说明如下：

100、300：基底

100a、300a：半导体柱

102、306：埋入式位元线

102a、108a、306a、320a：导体层

102b、108b、306b、320b：阻障层

104、308：位元线接触窗

104a、308a：金属硅化物层