[发明专利]沟槽式功率半导体元件及其制造方法

说明书

技术领域

本发明涉及一种功率半导体元件及其制造方法，特别是涉及一种沟槽式功率半导体元件及其制造方法。

背景技术

平面式功率半导体元件，例如功率金属氧化层半导体场效应晶体管(Power MOSFET，Power Metal-Oxide-Semiconductor-Field-Effect Transistor)，以下简称为功率金氧半场效晶体管，将栅极设置于基板表面，其电流信道沿着平行基材表面的走向流动，会占据基板的面积，而导致相邻单元(cell)之间隔距离无法任意缩减。相较之下，沟渠式功率半导体元件将栅极设置于沟槽内，使电流通道改为垂直走向，因而可以缩短单元间的间隔距离，提高积集度(integration)。

图1为一典型沟槽式功率金氧半场效晶体管的剖面示意图。如图中所示，此沟槽式功率金氧半场效晶体管具有一N型重掺杂基板10、一N型轻掺杂磊晶层12、多个栅极沟槽14、多个栅极结构16、多个P型本体区17、多个源极掺杂区18与一层间介电层19。其中，N型轻掺杂磊晶层12位于N型重掺杂基板10上，栅极沟槽14位于N型轻掺杂磊晶层12中。栅极结构16位于栅极沟槽14内。P型本体区17位于N型轻掺杂磊晶层12的上部分，并且环绕栅极沟槽14。栅极结构16的周围包覆有一栅极介电层15，以与P型本体区17及N型轻掺杂磊晶层12相区隔。源极掺杂区18位于P型本体区17的表面层，并且环绕栅极沟槽14。层间介电层19覆盖于栅极结构16上方。此层间介电层19内并制作有多个源极接触窗，以裸露源极掺杂区18。

一般而言，此沟槽式功率金氧半场效晶体管的源极电压通过一形成于层间介电层19上方的源极金属层(未图示)施加于源极掺杂区18，栅极电压通过一形成于层间介电层19上方的栅极金属层(未图示)施加于栅极结构16，漏极电压则是通过一形成于N型重掺杂基板10下方的漏极金属层(未图示)施加于N型重掺杂基板10。因此，芯片封装时需同时连接基板上下表面的电极，而造成封装技术上的限制。

于是，如何简化既有的沟槽式功率半导体元件的结构与制作方法，是本技术领域一个重要的课题。

发明内容

有鉴于此，本发明所要解决的技术问题在于，针对现有技术的不足提出一种沟槽式功率半导体元件以及此沟槽式功率半导体元件的制造方法，可以简化制作流程，降低制作成本。

为解决上述问题，达到本发明提供一种沟槽式功率半导体元件。此沟槽式功率半导体元件包括一底材、多个沟槽、至少一个栅极多晶硅结构、一栅极介电层、多个第一重掺杂区、至少一本体区、至少一源极掺杂区、一层间介电层、一漏极接触窗、一第二重掺杂区与一金属图案层。其中，这些沟槽位于底材内，并且包括至少一个栅极沟槽，至少一个栅极多晶硅结构，位于该栅极沟槽内；一栅极介电层，包覆该栅极多晶硅结构的侧面与底面。各个第一重掺杂区分别形成于相对应的沟槽的下方，该第一重掺杂区与相对应的该沟槽的底部间隔一定距离，并且互相连接形成一导电通道。在各个第一重掺杂区与相对应的沟槽之间分别具有一轻掺杂区，以阻止第一重掺杂区向上扩张。本体区环绕栅极沟槽，并与第一重掺杂区间隔一预设距离。源极掺杂区位于本体区上方。该层间介电层覆盖该栅极多晶硅结构，并定义出至少一源极接触窗以裸露该源极掺杂区。该漏极接触窗位于底材的边缘处。第二重掺杂区位于接触窗的下方，并电性连接导电通道。金属图案层填入接触窗以电性连接第二重掺杂区。

在本发明的一实施例中，所述底材为一轻掺杂硅基板。

在本发明的一实施例中，所述底材由一硅基板与位于其上的一轻掺杂磊晶层所构成。

在本发明的一实施例中，所述底材由一表面覆盖有氧化层的硅基板与位于氧化层上方的一轻掺杂磊晶层所构成。

在本发明的一实施例中，形成于底材的沟槽包括栅极沟槽、第一沟槽与第二沟槽。其中，第一沟槽位于相邻二个栅极沟槽间，以容纳一介电结构。第二沟槽位于栅极沟槽外侧，以容纳一终端结构。

在本发明的一实施例中，形成于底材的沟槽可区分为宽度较宽的第一部分的沟槽与宽度较窄的第二部分的沟槽，在第一部分的沟槽底部形成有窄沟槽。第一重掺杂区则是位于窄沟槽的下方。