[发明专利]一种提高实时视频采集EMIF接口速度的方法

权利要求书

1.一种提高实时视频采集EMIF接口速度的方法，该方法利用两块SDRAM进行乒乓操作作为图像数据缓冲来提高DSP的EMIF接口数据采集速度，以满足视频实时采集要求，其特征在于：由一个系统核心处理器DM642(1)、一个FPGA(2)、一个CCD采集模块(4)和三个SDRAM——一个主存储器件SDRAM1(3)、和两个辅助存储器件SDRAM2(5)、SDRAM3(6)，所述DM642(1)外部存储器接口的SDWE、Eclkout2、SDCAS、SDRAS、EA[17:3]、ED[31:0]和BE[3:0]信号引脚分别连接SDRAM1(3)的WE、CKE、CAS、RAS、A、D和DQM引脚，CE0引脚连接SDRAM1(3)的/CS引脚，同时SDWE、Eclkout2、SDCAS、SDRAS、EA[17:3]、ED[31:0]、BE[3:0]及CE2信号输入FPGA(2)；并将FPGA(2)输出控制存储器信号引脚分别连接SDRAM2(5)的A、DQM、D、WE、CKE、CAS、RAS、和/CS以及SDRAM3(6)的A、DQM、D、WE、CKE、CAS、RAS、和/CS；FPGA(2)输出中断信号引脚连接DM642(1)的外部中断信号引脚INT4；CCD采集模块(4)的行、场、点同步信号H、V、P及CCD数据引脚CCD_Data[7:0]连接到FPGA(2)。

2.根据权利要求1所述的一种提高实时视频采集EMIF接口速度的方法，其特征在于：FPGA(2)内部包括数据输入输出选通控制单元SDCtrlSwitch，SDRAM写控制信号产生单元SDCtrl_FPGA，数据流单元DataProcess；输入输出选通控制单元判断图像数据是奇数场或是偶数场来产生相应的选通控制信号，SDRAM写控制信号产生单元根据CCD图像数据的同步信号产生SDRAM的写入控制信号，数据流单元数据总线上数据的流向及输入输出状态。

3.根据权利要求1所述的一种提高实时视频采集EMIF接口速度的方法，其特征在于：FPGA的内部结构中，数据输入输出选通控制单元SDCtrlSwitch的读SDRAM控制信号Emif_SDWE、Emif_SDCKE、Emif_SDCAS和Emif_SDRAS分别连接DM642(1)外部存储器接口的SDRAM控制信号引脚SDWE、SDCKE、SDCAS和SDRAS；SDCtrlSwitch单元的Emif_SDCE信号引脚连接DM642(1)的CE2空间选通信号引脚CE2；SDCtrlSwitch单元的SDRAM2_SDCS、SDRAM2_SDW、SDRAM2_SDCKE、SDRAM2_SDCAS和SDRAM2_SDRAS引脚连接SDRAM2(5)的引脚/CS、WE、CKE和CAS；SDCtrlSwitch单元的SDRAM3_SDCS、SDRAM3_SDWE、SDRAM3_SDCKE、SDRAM3_SDCAS和SDRAM3_SDRAS引脚连接SDRAM3(6)的引脚CS、WE、CKE和CAS；SDCtrlSwitch 单元的字节选通信号引脚EMIF BE[3:0]连接DM642(1)外部存储器接口的BE[3:0]引脚，SDRAM2_BE[3:0]引脚连接SDRAM2(5)的DQM引脚，SDRAM3_BE[3:0]信号引脚连接SDRAM3(6)的DQM引脚；FPGA(2)中的SDRAM写控制信号产生单元SDCtrl_FPGA的行同步信号H_ccd，场同步信号V_ccd，点时钟Pclk_ccd信号引脚分别连接CCD采集模块(4)的行H、场V、点P信号；FPGA(2)中的数据流单元DataProcess的CCD_data[7..0]信号引脚连接CCD采集模块(4)的AD输出数据引脚CCD_Data[7..0]；DataProcess单元的Emif_ED信号引脚连接DM642(1)的ED[31:0]信号引脚，DataProcess单元的SDRAM2_ED[31:0]信号引脚连接SDRAM2(5)的D[31:0]；SDRAM3_ED[31:0]信号连引脚连接SDRAM3(6)的D[31:0]引脚；用FPGA(2)控制CCD图像数据直接写入作为数据缓存的存储器件SDRAM2(5)和SDRAM3(6)，并在FPGA(2)的控制下以场同步信号作为切换，将两块乒乓操作的存储器件SDRAM2(5)和SDRAM3(6)轮流接入DSP的CE2空间。