[发明专利]半导体器件及其制造方法

说明书

技术领域

本发明涉及半导体制造技术领域，更具体地说，涉及一种半导体器件及其制造方法。

背景技术

随着半导体器件的飞速发展，市场竞争也越来越激烈，不断缩小管芯面积成为延长产品生命力的主要方法之一。而在数模混合电路中，电容面积在芯片中所占比例是相当可观的，因此，需求高性能、高电容值的电容是半导体器件发展的必然趋势。

半导体器件中的电容可分为PIP(上下极板为多晶硅，中间为绝缘层)电容、MIM(上下极板为金属，中间为绝缘层)电容和MIP(上极板为金属，下极板为多晶硅，中间为绝缘层)电容。对于PIP电容，一般在形成下极板多晶硅后，为了降低器件的接触电阻，提高器件的运行速度，常需要在所述下极板多晶硅上形成金属硅化物(例如为WSi)，之后在所述金属硅化物上形成绝缘层(或称介质层)，并在所述绝缘层上形成上极板多晶硅，从而完成PIP电容的制作。

现有工艺中在半导体器件上制作PIP电容可有两种实现方式，分别如下：

第一种工艺步骤包括：1、下极板多晶硅及其上金属硅化物的形成；2、源、漏的形成；3、绝缘层的形成；4、上极板多晶硅的形成。

第二种工艺步骤包括：1、下极板多晶硅及其上金属硅化物的形成；2、绝缘层的形成；3、上极板多晶硅的形成；4、源、漏的形成。

在上述两种工艺中，采用第一种工艺步骤所形成的PIP电容，其电容值一般较小，即使降低绝缘层的厚度也无法将电容值提高至1.8ff/μm²；采用第二种工艺步骤形成PIP电容时，虽然可以使电容值增大至1.8ff/μm²，但是，PIP电容的可靠性不高。

发明内容

有鉴于此，本发明提供一种半导体器件及其制造方法，该方法可提高半导体器件上PIP电容的电容值及可靠性。

为实现上述目的，本发明提供如下技术方案：

一种半导体器件，该半导体器件包括：

基底；

位于所述基底上的PIP电容；

其中，所述PIP电容包括：由下至上依次设置的具有下极板图案的第一多晶硅层、金属硅化物层、保护层、介质层和第二多晶硅层。

优选的，上述半导体器件中，所述保护层为第三多晶硅层。

优选的，上述半导体器件中，所述保护层的厚度为

优选的，上述半导体器件中，所述介质层为单层介质层或叠层介质层。

优选的，上述半导体器件中，所述介质层为叠层介质层，且所述叠层介质层包括由下至上顺序排列的底层氧化硅层、中间氮化硅层和顶层氧化硅层。

优选的，上述半导体器件中，所述金属硅化物层为WSi层。

本发明还提供了一种半导体器件制造方法，该方法包括：

提供基底；

在所述基底上依次形成第一多晶硅层、金属硅化物层和保护层；

将下极板图案转移到所述第一多晶硅层、金属硅化物层和保护层中，从而形成具有下极板图案的第一多晶硅层、金属硅化物层和保护层；

在所述具有下极板图案的保护层上依次形成具有下极板图案的介质层和第二多晶硅层。

优选的，上述方法中，在形成具有下极板图案的第一多晶硅层、金属硅化物层和保护层之后，在形成具有下极板图案的介质层和第二多晶硅层之前，还包括：

在所述基底内形成源区和漏区。

优选的，上述方法中，在所述具有下极板图案的保护层上依次形成具有下极板图案的介质层和第二多晶硅层之后，还包括：

在所述基底内形成源区和漏区。

优选的，上述方法中，所形成的保护层的厚度为

从上述技术方案可以看出，本发明所提供的半导体器件制造方法包括：提供基底；在所述基底上依次形成第一多晶硅层、金属硅化物层和保护层；将下极板图案转移到所述第一多晶硅层、金属硅化物层和保护层中，从而形成具有下极板图案的第一多晶硅层、金属硅化物层和保护层；在所述具有下极板图案的保护层上依次形成具有下极板图案的介质层和第二多晶硅层。本发明所提供的半导体器件制造方法，由于在金属硅化物层上形成了保护层，因此，可避免所述金属硅化物层在后续刻蚀或热处理过程中受到损伤，进而使最终形成的PIP电容具有较高的电容值及较高的可靠性。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。