[发明专利]一种半导体器件的制造方法

说明书

技术领域

本发明涉及半导体制造工艺，具体而言涉及一种采用最后栅工艺（gate last）来提高沟道迁移率和界面稳定性的方法。

背景技术

随着半导体器件的尺寸的减小，尤其是当器件尺寸下降到32纳米以下时，对于晶体管制造工艺来说载流子迁移率的提高变得越来越难。为了提高N/PMOS晶体管的驱动电流的嵌入式SiC/SiGe-S/D技术已经有所报道。该技术是在将要形成源/漏极的半导体衬底中形成凹槽，然后在所述凹槽中外延生长SiC/SiGe层，利用该SiC/SiGe层对晶体管的沟道施加应力，以提高载流子的迁移率。然而，采用上述技术的晶体管的栅极长度大多长于30纳米，因为在形成用于提高沟道中载流子的迁移率的嵌入式SiC/SiGe-S/D时，掺杂的杂质，例如硼，会向沟道区域扩散进而降低阈值电压的反转特性。为了克服上述技术问题，已经进行了很多努力，例如调整上述嵌入式SiC/SiGe-S/D中的C/Ge的比例等，但是仍然难以取得提高应力与控制漏极感应势垒降低（DIBL）之间的平衡。

同时，随着半导体器件的尺寸的减小，更低的漏电流消耗成为低功率系统性能的关键参数。为了满足器件尺寸减小的需求，超浅的源/漏结深度技术被用来抑制短沟道效应，例如漏极感应势垒降低（DIBL）以及击穿。然而，由于在执行源/漏注入时产生的末端损伤（EOR）以及陡峭的结剖面使得上述超浅结（USJ）易于形成更大的结电容和结泄露，这对于低功率器件的消费者，尤其是高压晶体管器件的消费者来说，是一个非常严重的问题。有许多因素造成了负载电容的增加，在这些因素中，尤其是对NMOS器件来说，晶体管的源/漏结电容是最关键的因素。

目前，优化了的注入能量和注入剂量被用来抑制上述结电容和结泄露的增加。然而，单一的减小注入的能量和剂量有时仍然不能满足器件性能的需要，同时可能会产生多晶硅栅极穿透的问题。虽然其它的一些方法可以试着用来解决这一问题，但这需要很大的产品预算。

因此，需要开发一种在提高沟道迁移率和界面稳定性的同时，晶体管的短沟道效应和阈值电压的波动也能被有效控制的半导体器件的制造方法，以解决上述问题。

发明内容

针对现有技术的不足，本发明提供了一种新型的CMOS结构以及工艺，在提高沟道迁移率和界面稳定性的同时，晶体管的短沟道效应和阈值电压的波动可以被有效地控制。

一种半导体器件的制造方法，包括：

提供一个半导体衬底，在所述半导体衬底上形成牺牲栅极结构；在所述牺牲栅极结构的两侧形成源/漏区；蚀刻去除所述牺牲栅极结构以及部分硅层，以于所述半导体衬底中形成一凹槽；在所述凹槽中依次形成一SiC/SiGe层和一硅层；执行离子注入工艺，以调节沟道的界面稳定性和阈值电压；在所述半导体衬底上形成栅极结构。

进一步，采用外延沉积工艺形成所述SiC/SiGe层和硅层。 

进一步，所述凹槽的深度为30-100纳米。所述SiC/SiGe层的厚度为20-90纳米。所述SiC/SiGe层上的所述硅层的厚度为10-40纳米。

进一步，所述牺牲栅极结构包括栅极介电层和多晶硅栅极。所述栅极介电层包括氧化硅。

进一步，所述栅极结构包括栅极介电层和金属栅极。所述栅极介电层为高k介电材料层。

进一步，所述SiGe层为Si_1-xGe_x，其中0<x<25%。

进一步，所述凹槽中形成所述SiC/SiGe层的步骤包括：在所述凹槽中沉积SiC/SiGe层直至其厚度大于等于所述凹槽的深度为止，然后回蚀刻所述SiC/SiGe层，以形成另一凹槽。

进一步，所述半导体衬底具有<110>或<100>晶向。

进一步，还包括：在所述牺牲栅极结构的两侧形成源/漏区之后在所述半导体衬底上形成接触蚀刻停止层，接着，进行一化学机械研磨工艺以去除所述牺牲栅极结构顶部的该接触蚀刻停止层的步骤。

根据本发明的方法，通过将调节阈值电压的离子注入工艺移到源/漏极的离子注入和退火工艺之后，源/漏结处的掺杂浓度显著地减少了，通过阱的掺杂剂量抑制的位于源/漏结下方的源/漏结电容也减小了，因此可以有效地降低晶体管的源/漏结电容。同时，在栅极蚀刻工序之后进行上述调节阈值电压的离子注入工序，可以有效地减少栅极氧化物的损伤。一方面，源/漏结电容的减小直接导致器件功率消耗的减少和运行速度的增加，另一发面，随着所述源/漏结电容的减小，结泄露电流也会相应减小，这会进一步减少功率的消耗。