[发明专利]具有三维存储单元阵列的非易失性存储器件

说明书

相关申请的交叉引用

本申请要求分别于2010年8月9日和2010年2月9日提交的韩国专利申请第10-2010-0076537号和第10-2011-0011609号的优先权，其内容全部通过引用合并于此。

技术领域

本发明构思一般涉及半导体存储器件，具体来说，涉及非易失性存储器件。

背景技术

半导体存储器件可以根据其操作性质大致分类为易失性或非易失性。易失性存储器件在缺少外加电源时丢失存储的数据，并且包括静态RAM(SRAM)、动态RAM(DRAM)、同步DRAM(SDRAM)等等。非易失性存储器件即使在缺少外加电源时仍保持存储的数据。非易失性存储器件包括只读存储器(ROM)、电可编程ROM(EPROM)、电可擦除可编程ROM(EEPROM)、闪速存储器、相变RAM(PRAM)、磁性RAM(MRAM)、电阻性RAM(RRAM)、铁电RAM(FRAM)等等。目前，闪速存储器是一种重要的非易失性存储器类型，其包括NOR(或非)型闪速存储器和NAND(与非)型闪速存储器。

对于半导体存储器件所占单位面积上的数据存储密度的需求的不断增长，促进了具有三维(3D)存储单元阵列架构的半导体存储器件的发展。然而，有效设计和制造三维存储单元阵列是困难的任务。

发明内容

在一个实施例中，本发明构思提供一种非易失性存储器件，包括：三维存储单元阵列，其包括排列成堆叠于衬底上的多个存储单元阵列层的多个存储单元，以使多个字线跨越多个存储单元阵列层、从最靠近衬底的最低存储单元阵列层向最远离衬底的最高存储单元阵列层延伸；电压生成器电路，其生成第一电压信号和第二电压信号；以及行选择电路，其同时将第一电压信号施加到多个字线当中的被选字线、将第二电压信号施加到多个字线当中的未选字线。被选字线和未选字线具有不同的电阻；但是在定义的时段内以相同的上升斜率将第一电压信号施加到被选字线以及将第二电压信号施加到未选字线。

在另一实施例中，本发明构思提供一种非易失性存储器件，其包括：三维(3D)存储单元阵列，其包括排列成堆叠于衬底上的多个存储单元阵列层的多个存储单元，以使多个字线跨越多个存储单元阵列层、从最靠近衬底的最低存储单元阵列层向最远离衬底的最高存储单元阵列层延伸，其中，所述三维存储单元阵列包括柱，所述柱穿过多个存储单元阵列层延伸，并且随着其从最高存储单元阵列层向最低存储单元阵列层延伸，其宽度逐渐变窄；电压生成器电路，其生成第一电压信号和第二电压信号；以及行选择电路，其同时将第一电压信号施加到多个字线当中的被选字线、将第二电压信号施加到多个字线当中的未选字线。多个字线中的每一个以不同的横截面积与所述柱相交，以使被选字线和未选字线具有不同的电阻；并且在定义的时段内以相同的上升斜率将第一电压信号施加到被选字线以及将第二电压信号施加到未选字线。

附图说明

从参照以下附图的以下描述，上述及其它特征将变得清楚。

图1是示出根据本发明构思的实施例的非易失性存储器件的框图。

图2是进一步示出图1的存储单元阵列的概念框图。

图3是进一步示出根据本发明构思的特定实施例的图2的存储块的透视图。

图4是沿图3中的I-I’线截取的存储块的截面图。

图5是进一步示出图4的晶体管结构的截面图。

图6是根据本发明构思的特定实施例的例如在图3、图4和图5中示出的存储块的等效电路图。

图7是示出典型驱动信号的上升斜率的波形图。

图8是示出根据本发明的特定实施例的可用于生成驱动信号的高电压生成器和斜坡逻辑的一个可能的例子的框图。

图9是示出由图8的第一电压生成器生成的第一电压信号的波形图。

图10是示出由图8的第二电压生成器生成的第二电压信号的波形图。

图11是进一步示出图1的行选择电路的框图。

图12是进一步示出图11的驱动块的框图。

图13和图14是示出当将图1的高电压生成器生成的电压信号作为驱动信号提供给字线时的驱动信号的上升斜率的波形图。

图15是示出根据本发明构思的另一实施例的非易失性存储器件的框图。

图16概念性地示出了可以合并到本发明构思的实施例中的多电平存储单元的示例性电压分布。

图17是示例性的控制信号波形的集合，图18是概述存储单元状态的表，它们一起描述了由于具有不同上升斜率的驱动信号产生的读干扰。

图19是进一步示出图1的高电压生成器和斜坡逻辑的框图。