[发明专利]MOS晶体管的寄生双极型晶体管的特性表征方法

说明书

技术领域

本发明涉及一种金属氧化物半导体(Metal Oxide Semiconductor，MOS)晶体管的寄生双极型晶体管(Bipolar Junction Transistor，BJT)的特性表征方法，尤其涉及一种横向(lateral)绝缘衬底上的硅结构(Silicon On Insulator，SOI)的MOS晶体管的寄生BJT的特性表征方法。

背景技术

SOI结构的MOS晶体管因具有较大电流驱动能力，陡直的亚阈值斜率，较小的短沟道，窄沟道效应等优点，特别适用于高速、低压、低功耗电路的应用。

请参阅图1，图1是一种现有技术的SOI结构的MOS晶体管的剖面结构示意图。所述晶体管包括支撑衬底11，形成于所述衬底11表面的绝缘层12，形成于所述绝缘层13表面的体区(body)13、源区14、漏区15，栅介质16及栅极17。由于体区13中的电压波动而产生浮体效应(Floating Body Effects，FBE)，浮体效应对SOI MOS晶体管的正常工作产生有害效应，其中最常见的是扭结效应和双极型效应。

当MOS晶体管的沟道区被局部耗尽并且施加高漏电压时，MOS晶体管中产生的电场在漏区15附近产生碰撞电离。因此，如果SOI MOS晶体管是N-MOS晶体管，产生的空穴被注入体区13而产生正的电荷体。积聚在体区13中的正电荷导致体电位的增加，进而导致SOI MOS晶体阈电压V_T的降低。由于阈电压的降低提高了漏极电流，阈电压的变化在SOI MOS晶体管的传输特性曲线中表现为扭结(Kink)。

由于MOS晶体管包括一横向的寄生双极型晶体管，即由源区14、体区13、漏区15形成的NPN型晶体管，其中，源区14为所述NPN型晶体管的发射极(e)、体区13为所述NPN型晶体管的基极(b)、漏区15为所述NPN型晶体管的集电极(c)，如图2所示。所述MOS晶体管体电位的增加还导致所述NPN型晶体管导通。所述NPN型晶体管放大了所述漏区15附近的空穴电流，并引起MOS晶体管漏电流的第二次扭结效应。

在双极型晶体管的各特性参数中，电流增益系数β为最重要的一个特性之一，用于表征双极型晶体管对基极电流的放大倍数。因此，所述双极型晶体管的电流增益系数β决定所述漏区15附近的空穴电流的放大倍数，对所述MOS晶体管的击穿电压(breakdown voltage)和闩锁效应(latch-up effect)有重要影响。现有技术中，通常采用测试所述双极型晶体管的基极电流和集电极电流而获得电流增益系数β。然而，当测试所述基极电流时，需要测试装置与所述体区13接触，导致整个测试过程比较复杂。

发明内容

本发明的目的在于提供一种不需要体区接触的MOS晶体管的寄生双极型晶体管的特性表征方法。

一种MOS晶体管的寄生双极型晶体管的特性表征方法，包括如下步骤：测量所述MOS晶体管的漏电流Id；测量所述MOS晶体管的栅致漏极漏电流Igidl；测量所述MOS晶体管的源极和漏极之间的电压Vds，所述电压Vds为所述MOS晶体管的寄生双极型晶体管的集电极和发射极之间的电压Vce；根据测得的所述漏电流Id和所述栅致漏极漏电流Igidl，利用Id＝(1+β)Igidl，计算所述寄生双极型晶体管的电流增益系数β；生成所述寄生双极型晶体管的电流增益系数β与所述集电极和发射极之间的电压Vce的拟合函数。

作为较佳技术方案，所述MOS晶体管为横向SOI结构的MOS晶体管。

作为较佳技术方案，测量的所述MOS晶体管的源极和漏极之间的电压Vds的范围为1.2V～2.0V。

作为较佳技术方案，所述MOS晶体管的源极和漏极之间的电压Vds的测试间距为0.1V。

作为较佳技术方案，所述MOS晶体管为NMOS晶体管，所述MOS晶体管栅极所加电压为负电压。

作为较佳技术方案，所述MOS晶体管为PMOS晶体管，所述MOS晶体管栅极所加电压为正电压。。

与现有技术相比，本发明的测试方法通过测量MOS晶体管的栅致漏极漏电流Igidl，计算MOS晶体管中寄生双极型晶体管的电流增益系数β，从而生成电流增益系数β与集电极和发射极之间的电压Vce的拟合函数，并不需要接触MOS晶体管的体区，从而简化了测试过程。

附图说明

图1为一种现有技术的SOI结构的MOS晶体管的剖面结构示意图。

图2为图1所示的MOS晶体管的寄生NPN双极晶体管的结构示意图。

图3为本发明的测试方法的流程图。