[发明专利]半导体装置

说明书

本申请基于2010年8月2日提交的在先日本专利申请No.2010-173502并要求其优先权，该在先申请的全部内容通过引用并入此处。

技术领域

本发明的实施方式涉及功率MOSFET等大功率用的半导体装置。

背景技术

在功率MOSFET(Metal Oxide Semiconductor Field Effect Transistor，金属氧化物半导体场效应晶体管)中，形成电流流过的元件区域和包围该元件区域而形成于芯片的外周部的终端区域。在元件的终端区域，若耗尽层延伸至芯片端部，则泄漏电流流至芯片端部而使元件破坏。为防止该情况，需要使基础(base)层和源极层在元件区域内终止。为了形成该结构，额外需要如下制造工序，即与分别形成基础层和源极层的区域匹配地形成图案化的掩模。为了抑制制造成本，期望削减该掩模形成工序。

发明内容

本发明的实施方式提供可抑制终端区域的元件破坏的半导体装置。

实施方式的半导体装置具有以下构成。

第一导电型杂质浓度比所述第一半导体层低的第一导电型的第二半导体层设置在第一导电型的第一半导体层上。第二导电型的第三半导体层设置在所述第二半导体层上。第一导电型杂质浓度比所述第二半导体层高的第一导电型的第四半导体层设置在所述第三半导体层上。多个第一沟槽贯穿所述第四半导体层和所述第三半导体层而到达所述第二半导体层，在与所述第一半导体层的表面平行的第一方向上延伸。第一绝缘膜设置在所述第一沟槽的内壁，栅电极隔着所述第一绝缘膜而埋入所述第一沟槽内。环状构造的第二沟槽贯穿所述第四半导体层和所述第三半导体层而到达所述第二半导体层。所述第二沟槽在第一区域和第二区域之间具有分割所述第三半导体层和第四半导体层、在所述第一方向上延伸的部分，所述第一区域在内侧具有包含多个所述第一沟槽中所形成的所述栅电极的元件区域，所述第二区域在外侧包围所述第一区域。第二绝缘膜设置在所述第二沟槽的内壁。第三绝缘膜设置在所述第一区域和所述第二区域的所述第四半导体层上，与所述第一绝缘膜和所述第二绝缘膜连接，使所述第四半导体层与外部绝缘。栅极布线层设置在所述第一区域的所述第三绝缘膜之上，包围所述元件区域，且在所述第一沟槽的两端与所述栅电极电连接。层间绝缘膜设置在所述栅电极、所述栅极布线层、所述第二沟槽以及所述第三绝缘膜上，使所述栅电极和所述栅极布线层分别与外部绝缘。第一电极设置在与所述第一半导体层的、与所述第二半导体层相反一侧的表面上。第一开口部在相邻的所述第一沟槽间，贯穿所述层间绝缘膜、所述第三绝缘膜、所述第四半导体层。在与所述第一方向正交的第二方向上，在所述多个第一沟槽中的与所述栅极布线层相邻的第一沟槽和所述栅极布线层之间，第二开口部贯穿所述层间绝缘膜、所述第三绝缘膜、所述第四半导体层并在所述第一方向上延伸。第二电极经由所述第一开口部和所述第二开口部与所述第三半导体层和所述第四半导体层电连接。在所述第二方向上，所述第二开口部的宽度比所述第一开口部的宽度大。

根据本发明的实施方式，能提供可抑制终端区域的元件破坏的半导体装置。

附图说明

图1是第一实施方式涉及的半导体装置的重要部分的示意图，图1(a)是重要部分的剖视图，图1(b)是重要部分的俯视图，图1(c)是重要部分的另一剖视图。

图2是第二实施方式涉及的半导体装置的重要部分的示意图，图2(a)是重要部分的剖视图，图2(b)是重要部分的俯视图。

图3是第三实施方式涉及的半导体装置的重要部分的示意图，图3(a)是重要部分的剖视图，图3(b)是重要部分的俯视图。

图4是第四实施方式涉及的半导体装置的重要部分的示意图，图4(a)是重要部分的剖视图，图4(b)是重要部分的俯视图。

图5是第五实施方式涉及的半导体装置的重要部分的示意图，图5(a)是重要部分的剖视图，图5(b)是重要部分的俯视图。

图6是第六实施方式涉及的半导体装置的重要部分的示意图，图6(a)是重要部分的剖视图，图6(b)是芯片的俯视图。

具体实施方式