[发明专利]时钟数据恢复电路、接收装置和通信系统

说明书

技术领域

本技术涉及可应用于例如接收数字信号的串行通信的CDR(Clock Data Recovery，时钟数据恢复)电路、接收装置以及通信系统。

背景技术

通常，在串行数据通信中，如图1所示，数据DT以及时钟CLK是通过数据线3和时钟线4并行从发送器1发送到接收器2的。

数据DT和时钟CLK在某一定时进入接收器2。接收器2在输入时钟的转变(transition)定时锁存输入数据。

在这种情况下，虽然简化了接收器2的电路配置，但是因为数据DT和时钟CLK间在配线延迟上的差异(如果有的话)导致用于锁存输入数据的定时偏移(timing shift)，所以高速数据通信应用困难。

为了克服该问题，称为时钟嵌入的机制通常用于高速串行数据通信。

参考图2，示出了图示时钟嵌入发送机制的示意图。

在时钟嵌入发送机制中，仅仅数据信号被从发送器1A发送到接收器2A。因为不发送时钟信号，所以不会发生数据和时钟配线间的延迟差异的上述问题。

在接收器2A中，布置CDR(Clock Data Recovery，时钟数据恢复)电路。CDR电路利用数据信号转变的周期性从数据串(train)信号来恢复时钟信号。接收器2A利用该恢复的时钟锁存输入信号。

为了在执行时钟恢复过程中参考数据转变点来调整时钟信号的频率，CDR电路要求数据转变率(data transition rate)比某一频率高。如果数据转变率太低，无法获得用于时钟提取的信息，由此不能进行稳定的时钟提取。

因而，基于使用CDR电路的时钟嵌入机制的串行信号发送必须使用某一方法以保证数据中的比特转变率将不会变得太小。

参考图3，示出了基于基准转变的时钟嵌入发送机制，用于维持比特转变率的机制之一。

在日本专利号2863763中公开的技术中使用了该机制。

在该机制中，每特定比特数的信号数据中插入上升转变，从而始终在固定间隔使得时钟转变进入接收器。

其中代替上升沿而在每个特定周期插入下降沿的机制也提供与上述实质相同的效果。

此外，还存在其中根据在基准转变之前的比特的值插入上升沿或下降沿的机制。曼彻斯特编码(参看US专利No.4100541)是该机制的一种。

参考图4，示出了基于曼彻斯特编码的传输信号的例子。

在图4示出的例子中，可见总是每2比特发生一次比特转变。在基于曼彻斯特编码的接收器中，使用该转变来简化接收器的CDR电路的配置。

发明内容

以下描述CDR电路的具体示例性配置。

参考图5，示出了用于利用图3示出的基准转变来执行数据信号的时钟恢复的CDR电路的示例性配置。

参考图6，示出了指示图5示出的CDR电路的操作概括的时序图。

在此例子中，基准转变周期例如是4个比特。

图5示出的CDR电路10具有相位比较器11、选择器12、压控振荡器(voltage control oscillator，VCO)13、分频器14和D型触发器(DFF)15。

在CDR电路10中，如果输入数据速率用fbps表示，则VCO 13以频率f赫兹振动以生成提取时钟(extracted clock)ECK。

相位比较器11比较提取时钟ECK和输入数据ID的相位以输出比较结果。仅当选择器12接通时，相位比较器11以该结果更新VCO 13的频率控制信号。

选择器12由通过分频器14划分提取时钟ECK以获得1/4频率而获得的划分的时钟DECK控制，并且被配置来取出仅仅输入数据的基准转变和提取时钟ECK间的比较结果。

总体上，该CDR电路10作为对输入数据ID的基准转变进行锁定的PLL(锁相环)电路而操作。

该PLL电路通过利用相位比较器11的输出来改变VCO 13的工作频率来操作，从而，如果输入数据的频率变化，总是发生某种延迟直到VCO 13的振荡频率追随波动。

因此，如果在输入数据信号加上高速抖动(数据频率的波动)，图5中示出的CDR电路10出现因为提取时钟上的变化不能追随该抖动而倾向于引起信号错误的问题。

参考图7，示出了日本专利特开No.2009-232462(以下简称专利文献1)中公开的利用基准转变执行数据信号的时钟恢复的CDR电路的示例性配置。

参考图8，示出了指示图7中示出的CDR电路的操作概括的时序图。