[发明专利]时钟数据恢复电路、接收装置和通信系统

权利要求书

1.一种包括延迟元件的时钟数据恢复电路，简称CDR电路，包括：

分频器，具有延迟元件，并被配置来通过使用规则地插入了信号转变的数据输入作为触发来提取时钟；以及

锁存器，被配置来与所述分频器提取的时钟同步地锁存输入数据信号。

2.根据权利要求1的时钟数据恢复电路，其中

所述分频器具有

触发器，被配置来与输入信号同步地从所述触发器的数据输入端向所述触发器的时钟输入端输入数据，以及从所述触发器的数据输出端输出保持的数据作为提取时钟，以及

连接到所述触发器的所述数据输出端的一个延迟元件和级联于所述数据输出端的多个延迟元件中的一个；

所述延迟元件的每个输出通过延迟输入时钟获得的提取时钟；以及

将所述一个延迟元件和所述多个延迟元件中的任何一个的输出提取时钟的反相信号提供给所述触发器的所述数据输入端。

3.根据权利要求2的CDR电路，其中所述触发器为与输入数据信号转变的上升和下降沿同步的双沿触发器型。

4.根据权利要求3的CDR电路，其中所述触发器是具有数据输入端和反相数据输入端以及数据输出端和反相数据输出端的差动双沿触发器型，由此从所述数据输出端输出提取时钟以及从所述反相数据输出端输出提取反相时钟；以及

所述每个延迟元件包括其中输入提取时钟的正侧输入端和其中输入提取反相时钟的反相输入端以及从其输出提取时钟的正侧输出端和从其输出提取反相时钟的反相输出端，

所述触发器的所述数据输入端被提供有所述一个延迟元件的输出提取反相时钟和所述多个延迟元件中的任何一个的输出提取反相时钟中的一个，

所述触发器的所述反相数据输入端被提供有所述一个延迟元件的输出提取时钟和所述多个延迟元件中的任何一个的输出提取时钟中的一个。

5.根据权利要求1的时钟数据恢复电路，还包括：

相位比较器，被配置来通过比较提取时钟的相位和由延迟元件延迟的提取时钟的相位对分频器内部的延迟元件的延迟量执行反馈控制。

6.根据权利要求2的时钟数据恢复电路，还包括：

多个锁存器，被配置来与所述触发器的输出时钟以及从所述一个延迟元件和所述多个延迟元件中的一个输出的时钟同步地锁存输入数据信号。

7.一种接收装置，包括：

时钟数据恢复电路，简称为CDR电路，被配置来接收在数据线上传送的且规则地插入了信号转变的串行数据信号，以根据接收的串行数据信号来恢复时钟和数据，

所述CDR电路包括

分频器，具有延迟元件，用于使用规则地插入了信号转变的数据输入作为触发来提取时钟，以及

锁存器，用于与所述分频器提取的时钟同步地锁存输入数据信号。

8.根据权利要求7的接收装置，其中

所述分频器具有

触发器，被配置来与输入信号同步地从所述触发器的数据输入端向所述触发器的时钟输入端输入数据，以及从所述触发器的数据输出端输出保持的数据作为提取时钟，以及

连接到所述触发器的所述数据输出端的一个延迟元件和级联于所述触发器的所述数据输出端的多个延迟元件中的一个；

所述延迟元件的每个输出通过延迟输入时钟获得的提取时钟；以及

将所述一个延迟元件和所述多个延迟元件中的任何一个的输出提取时钟的反相信号提供给所述触发器的所述数据输入端。

9.根据权利要求8的接收装置，其中所述触发器为与输入数据信号转变的上升和下降沿同步的双沿触发器型。

10.根据权利要求9的接收装置，其中所述触发器是具有数据输入端和反相数据输入端以及数据输出端和反相数据输出端的差动双沿触发器型，由此从所述数据输出端输出提取时钟以及从所述反相数据输出端输出提取反相时钟；以及

所述每个延迟元件包括其中输入提取时钟的正侧输入端和其中输入提取反相时钟的反相输入端以及从其输出提取时钟的正侧输出端和从其输出提取反相时钟的反相输出端，

所述触发器的所述数据输入端被提供有所述一个延迟元件的输出提取反相时钟和所述多个延迟元件中的任何一个的输出提取反相时钟中的一个，

所述触发器的所述反相数据输入端被提供有所述一个延迟元件的输出提取时钟和所述多个延迟元件中的任何一个的输出提取时钟中的一个。