[发明专利]对位误差的评估方法及其掩模

说明书

技术领域

本发明涉及半导体器件光刻技术，且特别涉及一种对位误差的评估方法及其掩模。

背景技术

一般而言，半导体元件由许多膜层予以建构，其中各膜层是选择性地沉积或蚀刻以形成半导体元件。近年来，由于半导体元件的整体尺寸不断缩小，但内部的晶体管密度却持续增加，蚀刻工艺已成为半导体元件的制造技术的关键步骤。典型的蚀刻工艺包括清洗晶片表面、在晶片表面涂布光阻材料层、将晶片对准掩模、将光束通过掩模而对光阻材料层曝光、以及对光材料层进行显影等步骤，其中对准及曝光步骤在一曝光装置中进行。

图1为现有的曝光装置10的透视图。曝光装置10将晶片12置于晶片载台14，其可在X或Y方向移动。投影镜16设置于晶片12的上方，而具有几何形状图案的掩模18则设置于投影镜16的上方。广义上说，掩模18具有元件图案182及对位标记184，其中对位标记184设置于掩模18的边缘。掩模18的元件图案182及对位标记184可通过上述曝光装置10转移至晶片12的表面。通过曝光工艺，可在晶片12上形成一曝光区域19，其具有曝光图案192、194，分别对应掩模18的元件图案182及对位标记184；通过重复进行曝光工艺，可在晶片12上形成数个曝光区域19。

半导体元件通过在晶片12上重复数个元件图案而构成。典型半导体元件的工艺涉及至少10个具有不同图案的掩模，而掩模之间的对位准确性变的相当重要，以便将对位误差降低。一般而言，曝光装置使用具有盒中盒(box-in-box)的对位标记进行对位。

图2所示为现有的盒中盒(box-in-box)对位标记20，其设置于掩模上。第一矩形区域22的长边与第三矩形区域26的长边彼此平行，而第二矩形区域24的长边与第四矩形区域28的长边彼此平行。第一矩形区域22的长边与第三矩形区域26的长边垂直于第二矩形区域24的长边与第四矩形区域28的长边。

图3所示为由先前的工艺形成于晶片上的一对位标记30。对位标记30包括第一矩形区域32、第二矩形区域34、第三矩形区域36及第四矩形区域38。

图4所示为晶片的对位结构40的俯视图。图2的对位标记20通过曝光工艺转移至晶片的光阻层上以形成第一矩形区域42、第二矩形区域44、第三矩形区域46及第四矩形区域48。通过分别测量第一矩形区域32、第二矩形区域34、第三矩形区域36、第四矩形区域38与第一矩形区域42、第二矩形区域44、第三矩形区域46、第四矩形区域48之间的变异，即可决定对位的准确性。

然而，现有的对位标记仅形成于掩模的边缘区域，因而掩模上的对位标记的数量有限。由于半导体元件的尺寸不断持续地下降，使得掩模之间的对位准确性变的相当重要。因此，产业上需要一种简单且低成本的对位方法，以提升对位准确性。

发明内容

本发明的目的在于为解决上述技术问题而提供一种对位误差的评估方法及其掩模。

本发明提供的对位误差的评估方法，包括下列步骤：制备一第一掩模，包括多个第一元件区域及一第一对位标记，其中该多个第一元件区域均匀地分布于该第一掩模上，该第一对位标记设置该第一掩模的边缘，各第一元件区域包括多个第一元件图案及多个第一当层检查图案；制备一第二掩模，包括多个第二元件区域及一第二对位标记，其中该多个第二元件区域均匀地分布于该第二掩模上，该第二对位标记设置该第二掩模的边缘，各第二元件区域包括多个第二元件图案及多个第二当层检查图案；根据该第一掩模的第一当层检查图案，进行一第一曝光工艺以形成一第一曝光图案于一晶片上；根据该第二掩模的第二当层检查图案，进行一第二曝光工艺以形成一第二曝光图案于该晶片上；测量该第一曝光图案与该第二曝光图案的差异，以此产生一对位误差；其中该第一当层检查图案及该第二当层检查图案经配置以评估该第一掩模与该第二掩模的图案偏移，该第一对位标记、该第二对位标记、该第一当层检查图案及该第二当层检查图案经配置以评估对位误差。

本发明提供了一种掩模，包括：多个元件区域，均匀地分布于该掩模上，各元件区域包括多个元件图案及多个当层检查图案，邻近于该多个元件图案；一对位标记，设置该掩模的边缘；其中该当层检查图案经配置以评估该掩模的图案偏移，该对位标记及该当层检查图案经配置以评估该掩模与另一掩模在一曝光工艺的对位误差。