[发明专利]平坦化凹槽和形成半导体结构的方法

说明书

技术领域

本發明涉及一種平坦化凹槽的方法，特别是涉及一種平坦化溝渠側壁上的凹槽的方法。

背景技术

为了要在有限的芯片面积上设置最多的半导体装置，使得生产制造成本能够降低，本领域中的技術人員不断提出多种方法，使得装置的尺寸越来越小且芯片上的装置密度越来越大。一方面，当装置的尺寸缩小时可以得到更快的操作速度，另一方面，当装置的尺寸缩小时还可以降低装置的操作电能消耗。于是，缩小集成电路的布局结构成为本领域技術人員研究的重要课题。

对DRAM來説，为了追求面积更小，将造成电容变小，为了保持讯号正确，在制作技术上，产生两大种类，分别是堆叠式(Stack)及沟槽式(Trench)两种，堆叠式电容的制作方式包括在一牺牲层中形成一沟渠，然后，于沟渠中依序形成一下电极、一介电层和一上电极。然后，移除上述的一牺牲层以形成一堆叠式电容。而沟槽式电容则是将一电容形成在一位于基底中的沟渠内。

不管是堆叠式或是沟槽式电容，其电容值的增加必需要靠增加电容的宽度或高度，因为芯片面积有限，所以电容的宽度无法增加，所以，只能靠增加电容高度来提升电容值。要增加堆叠式或是沟槽式电容的高度，就需增加形成电容的沟渠的深度，当沟渠深度增加的时候，其长宽比(aspect ratio)也会变大。

此外，除了用来制作电容时所用到的沟渠，在半导体装置中，也有其它装置也具有沟渠的形状，为了提升集成程度，这些沟渠的长宽比也需要提升。

但是，长宽比大的沟渠，其侧壁表面在制作过程中容易出现缺陷，例如在侧壁表面上产生凹槽，进而造成装置的性能不佳。

发明内容

因此，本发明提供一平坦化凹槽的方法，其适用于半导体工艺，可将已经形成在表面上的凹槽去除，特别是可以利用在沟渠的侧壁上。

本发明提供一种平坦化凹槽的方法，首先，提供一基底包括一凹槽部分和一平坦部分，然后，进行一氧化速率改变步骤以改变凹槽部分的氧化速率，使凹槽部分的氧化速率与平坦部分的氧化速率不相同，然后，形成两层氧化层分别位于凹槽部分和平坦部分，其中上述的氧化层的厚度不相同以及移除氧化层并且于基底上形成一平坦表面。

本发明提供一种形成半导体结构的方法，首先，提供一基底包括一沟渠，其中沟渠包括一侧壁包括一凹槽部分和一平坦部分，进行一氧化速率改变步骤以改变凹槽部分的氧化速率，使凹槽部分的氧化速率与平坦部分的氧化速率不相同，形成两层氧化层分别位于凹槽部分和平坦部分，其中氧化层的厚度不相同以及移除氧化层并且形成一平坦化的侧壁。

本发明的方法特别适用于在基底上形成有许多沟渠的情况，并且每个沟渠都至少具有一个凹槽部分，这些凹槽部分会使得沟渠和沟渠间的距离很难控制，而本发明的方法可以去除这些凹槽部分，使得沟渠间的距离相同。

附图说明

图1至图5是一种平坦化凹槽的方法的示意图。

图6至图8是一种形成半导体结构的方法。

其中，附图标记说明如下：

10    基底        12    图案化掩模

14    沟渠        16    垂直侧壁

18    凹槽部分    19    弧形表面

20    平坦部分    22    犠牲层

24    主表面      26、  第一氧化层

                       126

28、128  第二氧化层    50    基底

56       水平表面      58    凹槽部分

60       平坦部分      200   平坦化表面

具体实施方式

在集成电路的制作中，常常使用沟渠将装置或电路埋入于半导体基底中，举例来说，堆叠式或是沟槽式电容皆要利用沟渠制作。另外，浅沟渠隔离或是凹入式晶体管的制作过程也是由形成沟渠开始的。在沟渠的形成过程中，在沟渠的侧壁上会形成不被需要的凹槽，而本发明提供了平坦化凹槽的方法。但本发明的方法不限于使用在平坦化沟渠侧壁上的凹槽，也可以使用在任何需要平坦化的半导体基底表面。

图1至图5是一种平坦化凹槽的方法的示意图。首先，提供一基底10其表面覆盖一图案化掩模12，基底10可能是一半导体基底，如硅基底。如图2所示，利用图案化掩模12为掩模，进行一干式蚀刻，蚀刻基底10并且在基底10中形成一沟渠14。然后，去除图案化掩模12。