[发明专利]多栅晶体管及其制造方法

说明书

技术领域

本发明涉及一种半导体器件及其制造方法，特别是涉及一种多栅晶体管及其制造方法。

背景技术

随着半导体特征尺寸持续向着22/15nm的等级不断缩小，栅极宽度减小带来的负面效应越来越明显，传统的平面型晶体管已不能满足要求。首先，为了消除短沟道效应，需要向沟道中重掺杂P、B，使得器件阈值电压上升，还降低了沟道中载流子迁移率，造成器件响应速度下降，且离子注入工艺控制较难，容易造成阈值电压波动过大等不良结果。其次，传统的SiGe PMOS硅应变技术也面临瓶颈，在32nm制程节点中，源漏两极掺杂的Ge元素含量已经占到40％左右，难以再为沟道提供更高程度的应变。第三，栅氧化物厚度发展也凸显瓶颈，厚度的减薄速度已经难以跟上栅极宽度缩小的步伐。

为此，Intel公司基于22nm工艺节点技术开发出了新的器件结构——多栅晶体管，例如三栅晶体管，提高了控制电流的能力，并降低了功耗以及电流间的互扰。如附图1所示，体硅衬底1上形成有的氧化物层2，选择性外延生长、刻蚀衬底再填充氧化物或者采用硅纳米线技术形成多个突出于衬底1而垂直分布的相互平行的鳍(fin)形或翅形结构3，超薄的栅氧化物层4形成在鳍形结构3上并包围了沟道区，栅极5形成在氧化物层2而覆盖栅氧化物层4且包围沟道区、横跨多个鳍形结构3，对栅极5两侧的鳍形结构3掺杂使其形成源漏区3A/3B，而被栅极5、栅氧化层4覆盖的鳍形结构3的部分区域成为沟道区3C，其中源漏区3A/3B以及沟道区3C需要足够薄以增强栅的控制能力。

然而，因为鳍形结构3非常薄，例如仅为10nm，其电阻非常大而成为高阻值区，需要对源漏区3A/3B进行很重的掺杂才能有效降低源漏寄生串联电阻，且源漏区需要与沟道区之间良好的pn结接触。通常是离子注入掺杂之后再退火激活杂质，掺杂浓度例如为10¹⁶至10²⁰/cm³。图2所示为对鳍形结构3进行离子注入形成的源漏区的剖面的SEM示意图。其中，图左侧表示离子注入之后单晶的硅鳍大部分都被破坏成了无定形的硅，也即仅有下部少部分仍为单晶硅而上部绝大部分为非晶硅，非晶硅的源漏使得器件性能极度恶化，甚至造成器件失效，为此需要重新晶化源漏区，一种选择是利用退火激活杂质的工艺步骤部分修复离子注入损伤。图中部表示在600℃下退火60秒，使得少部分非晶硅恢复成单晶硅，但是鳍形结构中大部分仍是非晶硅。图右侧表示在1050℃的高温下快速退火(RTA)，部分非晶硅恢复成了单晶硅，中部仍有少量非晶硅，而顶部的硅由于高温处理而形成了多晶硅。因此，离子注入带来的损伤很难在杂质激活的退火工艺步骤中得到修复。

此外，另一种降低源漏寄生串联电阻的方法是外延生长将鳍形的源漏区3A/3B加厚，形成提升源漏区或增厚源漏区，然而这种选择性外延生长的工艺因为步骤繁复而受限于制造成本，难以大规模用于批量产品的制造。

总而言之，当前的多栅晶体管难以有效降低源漏寄生电阻，器件性能无法进一步提升。

发明内容

因此，本发明的目的在于提供一种能有效进一步降低多栅晶体管的源漏寄生电阻的半导体器件及其制造方法。

本发明提供了一种多栅晶体管，包括：衬底；氧化物层，位于衬底上；鳍形结构，位于氧化物层上且与衬底相连，包括沟道区以及沟道区两端的源漏区；栅极介质层，位于鳍形结构上且包围沟道区；栅极，位于氧化物层以及栅极介质层上，垂直于鳍形结构；其特征在于，源漏区由金属硅化物构成。

其中，多栅晶体管为三栅晶体管、FinFET、双栅晶体管或包围栅晶体管。

其中，衬底为体硅或SOI。

其中，栅极介质层为氧化硅或高k材料。

其中，金属硅化物包括Ni、Co、Pt的二元或多元金属硅化物。

其中，沟道区与源漏区界面处还具有掺杂离子的聚集区。

其中，掺杂离子对于p型多栅晶体管而言包括B、Al、Ga、In，对于n型多栅晶体管而言包括N、P、As、O、S、Se、Te、F、Cl。

本发明还提供了一种制造多栅晶体管的方法，包括：在衬底上形成氧化物层、本征的鳍形结构、栅极介质层以及栅极，其中，鳍形结构位于氧化物层上且与衬底相连，包括沟道区以及沟道区两端的源漏区，栅极介质层位于鳍形结构上且包围沟道区，栅极位于氧化物层以及栅极介质层上且垂直于鳍形结构；在氧化物层、鳍形结构以及栅极上形成金属层；执行退火，使得源漏区与金属层完全发生反应，形成金属硅化物的源漏区。