[发明专利]一种三值绝热存储器

权利要求书

1.一种三值绝热存储器，主要由行地址译码器、列地址译码器、存储电路、用于写入待写数据的写选择电路组和用于读出数据的读选择电路组组成，其特征在于所述的行地址译码器包括八十一个行译码电路单元，所述的列地址译码器包括九个列译码电路单元，所述的存储电路包括成八十一行九列分布的七百二十九个存储模块，所述的写选择电路组和所述的读选择电路组分别与所述的存储电路中对应的存储模块连接，所述的行译码电路单元的输出端直接与所述的存储电路中对应的存储模块连接，所述的行译码电路单元的输出端还通过一级DTCTGAL缓冲器与所述的存储电路中对应的存储模块连接，所述的列译码电路单元的输出端分别与所述的存储电路中对应的存储模块和所述的写选择电路组的钟控时钟源输入端连接，所述的列译码电路单元的输出端还通过一级DTCTGAL缓冲器与所述的存储电路中对应的存储模块连接，所述的列译码电路单元的输出端还通过三级DTCTGAL缓冲器与所述的读选择电路组的数据选择信号输入端连接。

2.根据权利要求1所述的一种三值绝热存储器，其特征在于所述的行译码电路单元包括第一三值二输入与门，第二三值二输入与门和第三三值二输入与门，所述的第一三值二输入与门的输出端与所述的第三三值二输入与门的一个输入端连接，所述的第二三值二输入与门的输出端与所述的第三三值二输入与门的另一个输入端连接，所述的第三三值二输入与门的输出端与所述的存储电路中对应的存储模块连接。

3.根据权利要求1所述的一种三值绝热存储器，其特征在于所述的列译码电路单元包括第四三值二输入与门，所述的列译码电路单元的输出端连接有三级DTCTGAL缓冲器，所述的列译码电路单元的的输出端直接与所述的存储电路中对应的存储模块和所述的写选择电路组的钟控时钟源输入端连接，所述的列译码电路单元的输出端还通过一级DTCTGAL缓冲器与所述的存储电路中对应的存储模块连接，所述的列译码电路单元的输出端还通过三级DTCTGAL缓冲器与所述的读选择电路组的数据选择信号输入端连接。

4.根据权利要求1所述的一种三值绝热存储器，其特征在于所述的存储模块包括第一三值三输入与门、第二三值三输入与门和九个双端口存储组件，所述的第一三值三输入与门的输出端与九个所述的双端口存储组件的读端口连接，所述的第二三值三输入与门的输出端与九个所述的双端口存储组件的写端口连接，所述的行译码电路单元的输出端直接与所述的存储电路中对应的存储模块的第二三值三输入与门的输入端连接，所述的行译码电路单元的输出端还通过一级DTCTGAL缓冲器与所述的存储电路中对应的存储模块的第一三值三输入与门的输入端连接，所述的列译码电路单元的输出端直接与所述的存储电路中对应的存储模块的第二三值三输入与门的输入端连接，所述的列译码电路单元的输出端还通过一级DTCTGAL缓冲器与所述的存储电路中对应的存储模块的第一三值三输入与门的输入端连接，所述的双端口存储组件主要由存储单元和敏感放大器组成，所述的存储单元主要由第一PMOS管、第二PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第八NMOS管、第九NMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第十四NMOS管和第十五NMOS管组成，所述的第一NMOS管、所述的第二NMOS管和所述的第四NMOS管的源极和漏极按顺序串接，所述的第二NMOS管的栅极分别与所述的第九NMOS管的栅极、所述的第七NMOS管的栅极和所述的第三NMOS管的漏极连接，所述的第九NMOS管、所述的第十NMOS管和所述的第十二NMOS管的源极和漏极按顺序串接，所述的第十NMOS管的栅极分别与所述的第一NMOS管的栅极、所述的第八NMOS管的栅极和所述的第十一NMOS管的漏极连接，所述的第一PMOS管的漏极、所述的第二PMOS管的漏极、所述的第七NMOS管的漏极、所述的第八NMOS管的漏极和所述的第十三NMOS管的源极连接，所述的第一PMOS管的源极、所述的第七NMOS管的源极、所述的第四NMOS管的漏极、所述的第五NMOS管的漏极、所述的第六NMOS管的栅极和所述的第二PMOS管的栅极连接，所述的第二PMOS管的源极、所述的第八NMOS管的源极、所述的第十二NMOS管的漏极、所述的第六NMOS管的漏极、所述的第五NMOS管的栅极和所述的第一PMOS管的栅极连接，所述的第五NMOS管的源极和所述的第六NMOS管的源极连接，所述的第一NMOS管的漏极、所述的第九NMOS管的漏极、所述的第十四NMOS管的源极连接，所述的第十三NMOS管的漏极接入幅值电平对应逻辑2的功率时钟信号，所述的第十四NMOS管的漏极接入幅值电平对应逻辑1的功率时钟信号，所述的第十五NMOS管的栅极接入幅值电平对应逻辑2的钟控时钟信号，所述的第十五NMOS管的源极接入所述的列译码电路单元通过一级DTCTGAL缓冲器后的存储模块选择信号，所述的第十五NMOS管的漏极输出所述的列译码电路单元通过一级DTCTGAL缓冲器后的存储模块选择信号的采样值，所述的第十三NMOS管的栅极和所述的第十四NMOS管的栅极接入所述的列译码电路单元通过一级DTCTGAL缓冲器后的存储模块选择信号的采样值，所述的第三NMOS管的源极和所述的第十一NMOS管的源极分别与所述的写选择电路组连接，所述的第三NMOS管的栅极和所述的第十一NMOS管的栅极为所述的双端口存储组件的写端口，所述的第四NMOS管的栅极和所述的第十二NMOS管的栅极为所述的双端口存储组件的读端口，所述的第四NMOS管的源极和所述的第十二NMOS管的源极分别与所述的敏感放大器的信号输入端连接，所述的敏感放大器主要由第三PMOS管、第四PMOS管、第十六NMOS管、第十七NMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第二十一NMOS管、第二十二NMOS管、第二十三NMOS管、第二十四NMOS管、第二十五NMOS管和第二十六NMOS管组成，所述的第十六NMOS管的源极和所述的第十七NMOS管的漏极连接，所述的第十七NMOS管的栅极和所述的第十八NMOS管的栅极连接，所述的第二十二NMOS管的源极与所述的第二十三NMOS管的漏极连接，所述的第二十一NMOS管的栅极与所述的第二十三NMOS管的栅极连接，所述的第三PMOS管的漏极、所述的第四PMOS管的漏极、所述的第十八NMOS管的漏极、所述的第二十一NMOS管的漏极和所述的第二十四NMOS管的源极连接，所述的第三PMOS管的源极、所述的第十八NMOS管的源极、所述的第十九NMOS管的漏极、所述的第十七NMOS管的源极、所述的第二十NMOS管的栅极和所述的第四PMOS管的栅极连接，所述的第四PMOS管的源极、所述的第二十一NMOS管的源极、所述的第二十NMOS管的漏极、所述的第十九NMOS管的栅极、所述的第三PMOS管的栅极和所述的第二十三NMOS管的源极连接，所述的第十九NMOS管的源极和所述的第二十NMOS管的源极连接，所述的第十六NMOS管的漏极、所述的第二十二NMOS管的漏极和所述的第二十五NMOS管的源极连接，所述的第二十五NMOS管的漏极接入幅值电平对应逻辑1的功率时钟信号，所述的第二十四NMOS管的漏极接入幅值电平对应逻辑2的功率时钟信号，所述的第二十六NMOS管的源极接入所述的列译码电路单元通过二级DTCTGAL缓冲器后的存储模块选择信号，所述的第二十六NMOS管的漏极输出所述的列译码电路单元通过二级DTCTGAL缓冲器后的存储模块选择信号的采样值，所述的第二十四NMOS管的栅极和所述的第二十五NMOS管的栅极分别接入所述的列译码电路单元通过二级DTCTGAL缓冲器后的存储模块选择信号的采样值，所述的第二十六NMOS管的栅极接入幅值电平对应逻辑2的钟控时钟信号，所述的第十七NMOS管的栅极和所述的第二十三NMOS管的栅极为所述的敏感放大器的信号输入端，所述的第十七NMOS管的栅极和所述的第二十二NMOS管的栅极分别接入所述的存储单元的读输出信号，所述的第十六NMOS管的栅极和所述的第二十三NMOS管的栅极分别接入所述的存储单元的互补的读输出信号，所述的第十七NMOS管的源极和所述的第二十三NMOS管的源极为所述的敏感放大器的信号输出端，其分别与所述的读选择电路组的相应的数据输入端连接。