[发明专利]时序电路与控制信号时序的方法

说明书

技术领域

本发明是有关于一种时间数字转换的系统与方法，特别是有关于一种具有校正和修正回路的时间数字转换的系统与方法。

背景技术

时间数字转换器(Time to Digital Converter；TDC)为本技术领域中已知的电路，用以侦测二信号，例如相位锁定回路(Phase Locked Loop；PLL)的控制信号与参考频率信号(Reference Clock Signal)间的相位偏移(例如抖动(jitter))。

图1是绘示以已知为游标尺延迟线(Vernier Delay Line)架构的一种已知TDC的方块图。此TDC 100的原理为Shimizu等人描述于美国专利公开案第2009/0225631号中，其名称为“时间数字转换器(Time-To-Digital Converter)”，在此将其整体内容一并列入参考(Incorporated by Reference)。TDC 100具有第一延迟线，在此第一延迟线中，排列有一序列的延迟单元(Cells)114，以依序延迟一原始频率CK。每个延迟单元114以一预设延迟量τ₁来延迟其输入，并将多个延迟接头(Taps)CK1、CK2、CK3、…提供至对应的D型正反器(D-typeFlip Flop)116的数据(D)输入。提供欲测量的信号SC至第二延迟线，在此第二延迟线中，在一序列的延迟单元115的每一延迟单元以一预设延迟量τ₂来延迟其输入，其中τ₁一般是大于τ₂。举例而言，可利用多对反向器(Inverters)来实施第一与第二延迟线。提供来自第二延迟线的连续接头做为频率输入SC1、SC2、SC3…至对应的正反器116。

由于τ₁＞τ₂，因此序列SC1、SC2、SC3、…中的信号是相对于序列CK1、CK2、CK3、…中的信号前进。换言之，若CK1的上升频率边缘是在SC1的上升频率边缘之前发生，将会有一点沿着第一与第二延迟线，而在这点上，来自第二序列(延迟单元115)的延迟接头“追上”自第一序列(延迟单元114)的对应的延迟接头。在此例子中，来自正反器116的Q输出直到此点时为“1”，而在此点之后为“0”。编码器电路117接收到这些Q输出，并对发生此种交叉的位置进行编码，而被编码的结果代表信号SC的抖动，信号SC将针对参考频率CK而被测量。例如：若使用2^N个正反器，则编码器(电路)117提供代表信号SC的一抖动的一N位编码值。

已知TDC 100有某些缺陷。由于制程、电压、和温度的变异，一延迟线的总延迟可能会与所欲的数值不同，造成某些不利的效应。例如：延迟单元115的总延迟中的变异可造成指示抖动的编码信号中不想要的相位噪声。再者，各自的延迟单元间的不匹配可造成编码的抖动信号的频率响应中的谐波“突出(Spurs)”(突出的噪声成分)。此二种缺点减少精确测量抖动的能力。