[发明专利]时序电路与控制信号时序的方法

权利要求书

1.一种时序电路，其特征在于，包含：

一时间数字转换电路，配置以提供：

一时序信号，其是指示周期性的一参考频率信号与一第一回授信号的边缘间的一时序差异；以及

一延迟信号，其是相对于该参考频率信号而被可变动地延迟；

一校正模块，配置以：

接收该延迟信号和一第二回授信号；以及

提供一校正信号，以增加与减少该时间数字转换电路的一总延迟，该总延迟是基于该校正信号的一时间延迟加上一修正信号的一时间延迟；以及

一修正模块，配置以接收该时序信号并提供该修正信号，该修正模块是通过操作在该参考频率信号的一频率，来最小化该时序信号的一频率响应中的多个谐波突出。

2.根据权利要求1所述的时序电路，其特征在于，

该时间数字转换电路包含：

多个闩锁器；

一第一延迟线，具有耦接至该第一回授信号的多个接头，该第一延迟线的每一该些接头是耦接至一对应闩锁器的一频率输入；

一第二延迟线，具有耦接至该参考频率信号的多个接头，该第二延迟线的每一该些接头是耦接至一对应闩锁器的一数据输入；以及

一编码器，配置以对来自该些接头的输出进行编码，来提供该时序信号；

该校正模块包含：

一相位侦测器，配置以对该延迟信号的一相位和该第二回授信号的一相位进行比较；以及

一计数器，配置以累计该相位侦测器的输出；

该修正模块包含：

一阵列的多个累加器，配置以累加该时序信号的数值；

一阵列的多个比较器，耦接至该阵列的该些累加器，每一该些比较器是配置以比较多个P-位常数值的一者至一对应累加器的输出；以及

一阵列的多个缓存器，配置以累积并储存来自该些比较器的输出。

3.根据权利要求2所述的时序电路，其特征在于，该相位侦测器包含：

一闩锁器，具有：

一数据输入，耦接至该延迟信号；以及

一频率输入，耦接至该第二回授信号。

4.根据权利要求3所述的时序电路，其特征在于，每一该些累加器包含：

一第一P-位加法器，配置以接收该些P-位常数值的一者为一第一输入，及接收该时序信号为一第二输入；

至少一逻辑门，配置以接收来自该第一P-位加法器的一输出的P个输入信号；

一第二P-位加法器，配置以接收该至少一逻辑门的一输出为一第一输入；以及

一闩锁器，配置以：

接收来自该第二P-位加法器的一P-位输出为一数据输入，及接收该第一回授信号为一频率输入；以及

提供耦接至该第二P-位加法器的一第二输入的一P-位输出信号。

5.根据权利要求4所述的时序电路，其特征在于，每一该些缓存器包含：

一P-位加法器，配置以接收来自一对应比较器的一输出为一第一输入；以及

一闩锁器，具有：

一数据输入，耦接至该缓存器的该P-位加法器的一输出；以及

一输出，耦接至该缓存器的该P-位加法器的一第二输入。

6.根据权利要求5所述的时序电路，其特征在于，该时间数字转换电路的该些闩锁器、该相位侦测器的该闩锁器、该些累加器的该些闩锁器、及该些缓存器的该些闩锁器为D型正反器；

该时间数字转换电路包含在该第二延迟线中的2^p个延迟单元，该修正模块包含2^p个累加器、2^p个比较器和2^p个缓存器，在该第二延迟线中的每一该些延迟单元是对应至一不同的累加器、一不同的比较器和一不同的缓存器；以及

该修正信号是被提供为2^p个单独的修正信号，每一该些单独的修正信号是被一对应缓存器所提供，并被加入至该校正信号中，以调整在该第二延迟线中的一对应延迟单元的一延迟。