[发明专利]定义光阻图案倒线规则的模型、掩膜布局、半导体基板及方法

说明书

技术领域

本发明涉及一种定义光阻图案倒线规则(collapse rule)的模型，及用以改善光阻图案倒线的掩膜布局、半导体基板及方法，特别是一种应用于光学近接修正(post-optical proximity correction，post-OPC)的定义光阻图案倒线规则的模型，及用以改善光阻图案倒线的掩膜布局、半导体基板及方法。

背景技术

由于集成电路制造技术的快速发展，现代集成电路中的单元更为紧密，比传统的集成电路中的单元间的间隔更小。例如，集成电路制造技术已从微米级变成纳米等级。因此，在图案被映像至半导体晶片之前，为使透过掩膜进行曝光以准确地形成图案布局，微影技术必需更为精确地被执行。

光阻材料应用于图案化及刻蚀技术，以形成如集成电路布局的结构。因集成电路布局间隔减小，用于图案化集成电路布局特征的光阻材料的布局间隔也减小。光阻材料经过沉积、曝光，然后显影制造出光阻图案。显影时，显影液须在集成电路布局中，以去离子水冲洗移除。由于图案特征具有较小的尺寸，光阻材料与抗反射层(anti-reflective coating，ARC)间或与沉积于抗反射层的附着力改善层间的附着力，在干燥水分时，其毛细力可能超过其附着力。当毛细力超过附着力时，图案可能会倒线，尤其是在包括密集的线型和稀疏的线型彼此相邻的地区。如果图案倒线，集成电路布局即出现缺陷，因为集成电路布局的图案无法进行有效的蚀刻。

因此，有必要提供一创新且富有进步性的定义光阻图案倒线规则的模型，以及用以改善光阻图案倒线的掩膜布局、半导体基板及方法，以解决上述问题。

发明内容

本发明提供一种用于光学近接修正的定义光阻图案倒线规则的模型，用以检查光阻图案的倒线。

在本发明的一实施例中，一定义光阻图案倒线规则的模型包括二第一尺寸、一第二尺寸、一第三尺寸及一第四尺寸。所述第一尺寸及该第二尺寸相对应一掩膜布局的两第一线型图案的两第一宽度b，及一第二线型图案的一第二宽度c。该第二线型图案位于所述第一线型图案之间且实质上平行所述第一线型图案。该第三尺寸及该第四尺寸相对应该第二线型图案与该等第一线型图案间的一第一距离a及一第二距离d。其中，若d≥5a且c≥1.5b，或5a＞d≥3a且c≥1.2b，定义相对应该第二线型图案的该光阻图案的一部分为非倒线。

本发明还提供一种应用于光学近接修正、用于防止光阻图案倒线的掩膜布局。在本发明的一实施例中，一用于防止光阻图案倒线的掩膜布局包括至少一区域，该区域包括两第一线型图案及一第二线型图案，该第一线型图案具有一第一宽度b，该第二线型图案具有一第二宽度c。该第二线型图案位于所述第一线型图案之间且实质上平行所述第一线型图案，该第二线型图案与所述第一线型图案之间具有一第一距离a及一第二距离d。其中，若d≥5a且c≥1.5b，或5a＞d≥3a且c≥1.2b，定义相对应该第二线型图案的该光阻图案的一部分为非倒线。

本发明还提供一种于光学近接修正用于防止光阻图案倒线的半导体基板。在本发明的一实施例中，一用于防止光阻图案倒线的半导体基板包括一具有光阻图案的光阻层，该光阻图案包括至少一区域，该区域包括二第一线型图案及至少一第二线型图案，该光阻图案相对应一掩膜布局。该掩膜布局包括至少一区域，该掩膜布局的该区域包括具有一第一宽度b的两第一线型图案及具有一第二宽度c的一第二线型图案。该掩膜布局的该第二线型图案位于所述第一线型图案之间且实质上平行所述第一线型图案，该掩膜布局的该第二线型图案与所述第一线型图案之间具有一第一距离a及一第二距离d。其中，若d≥5a且c≥1.5b或5a＞d≥3a且c≥1.2b，定义相对应该掩膜布局的该第二线型图案的该光阻图案的一部分为非倒线。

本发明还提供一种光阻图案倒线的定义方法，用以检查光阻图案的倒线。在本发明的一实施例中，一光阻图案倒线的定义方法包括以下步骤：依据至少一测试光阻图案的倒线部分收集至少一测试掩膜布局的倒线条件，其中所述至少一测试光阻图案利用所述至少一测试掩膜布局所形成；依据该倒线条件建立光阻图案倒线规则；进行一光学近接修正，利用一掩膜布局定义一光阻图案；及依据该光阻图案倒线规则检查该光阻图案的倒线。