[发明专利]第二代低功耗双倍速率存储控制器及访问命令处理方法

说明书

技术领域

本申请涉及网络数据存储技术领域，特别是涉及第二代低功耗双倍速率存储控制器及访问命令处理方法。

背景技术

LPDDR2(Low Power Double Data Rate 2，第二代低功耗双倍速率)存储控制器是最新一代移动设备的内存控制器，普遍应用于最新的通讯领域基带SOC(System on Chip，片上系统)芯片当中。

LPDDR2存储控制器用于从AXI(Advanced Extensible Intergace，高级可扩展接口)总线接收数据和将LPDDR2存储器中的数据发送至AXI总线。其具体步骤为：

步骤一：控制器接收并解析访问命令，获取访问地址，确定当前访问的块bank和行row；

步骤二：判断当前访问的块bank和行row与上一次访问的块bank和行row是否相同，如果当前访问的块bank与上一次访问的块bank不同或者和当前访问的行row与上一次访问的行row不同，执行步骤三，如果当前访问的块bank和行row与上一次访问的块bank和行row相同，执行步骤五；其中：块bank为LPDDR2中大分块数据存储单元，行row为LPDDR2中小分块数据存储单元。

步骤三：使用LPDDR2的预充电命令precharge关闭上一次访问的块bank；

步骤四：使用LPDDR2的激活命令Active打开当前访问的块bank和行row，执行步骤五；

步骤五：进行数据的读或者写。

LPDDR2存储控制器通过执行上述步骤可以实现数据的通信，然而，上述LPDDR2存储控制器执行步骤可以看出：当前访问的块bank与上一次访问的块bank不同或者和当前访问的行row与上一次访问的行row不同时，则需要执行预充电命令precharge关闭上一次访问的块bank，再执行激活命令Active打开当前访问的块bank和行row，才可进行数据的读或者写。这种反复执行预充电命令precharge关闭块bank，激活命令Active打开块bank和行row，消耗了不必要的时间，降低了LPDDR2存储控制器的访问效率。

发明内容

有鉴于此，本申请实施例公开一种LPDDR2存储控制器及访问命令处理方法，以减少LPDDR2存储控制器反复执行预充电命令precharge关闭块bank，激活命令Active打开块bank和行row的次数，降低时间消耗，提高访问效率。技术方案如下：

基于本申请的一方面，公开了一种第二代低功耗双倍速率LPDDR2存储控制器，包括：

访问确定模块，用于从总线接收访问命令并缓存，选择已缓存且未排序的访问命令并解析，确定当前选择的访问命令访问的块bank和行row；

判断模块，用于判断当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank，以及当前选择的访问命令访问的行row与已排序的访问命令访问的行row是否相同；

排序模块，用于在当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank相同，且当前选择的访问命令访问的行row与已排序的访问命令访问的行row相同时，将当前选择的访问命令排在与其访问相同块bank和行row的访问命令后，同时，将原本排在该访问命令后的其他访问命令后移；否则，将当前选择的访问命令排在已排序的所有访问命令之后。

优选地，还包括：

计数器，用于记录访问命令的阻塞时间；

阻塞时间判定模块，用于判断访问命令对应的阻塞时间是否达到预设阈值；

置顶模块，用于在阻塞时间判定模块判断访问命令对应的阻塞时间达到预设阈值时，将阻塞时间达到预设阈值的访问命令排在首位，并将其他访问命令后移。

优选地，还包括：

写数据缓存模块，用于存储从总线接收的数据；

访问命令输出控制模块，用于按照所述排序模块对访问命令的排列顺序依次从访问确定模块中读取访问命令，发送给LPDDR2主状态机执行；

写数据输出控制模块，用于在访问命令输出控制模块读取的是写命令时，将写数据缓存模块存储的与写命令对应的数据读出并发送至LPDDR2主状态机；

读数据输出控制模块，用于在访问命令输出控制模块读取的是读命令时，将LPDDR2主状态机执行该读命令所返回的数据发送至总线。

优选地，所述写数据输出控制模块包括：