[发明专利]第二代低功耗双倍速率存储控制器及访问命令处理方法

权利要求书

1.一种第二代低功耗双倍速率LPDDR2存储控制器，其特征在于，包括：

访问确定模块，用于从总线接收访问命令并缓存，选择已缓存且未排序的访问命令并解析，确定当前选择的访问命令访问的块bank和行row；

判断模块，用于判断当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank，以及当前选择的访问命令访问的行row与已排序的访问命令访问的行row是否相同；

排序模块，用于在当前选择的访问命令访问的块bank与已排序的访问命令访问的块bank相同，且当前选择的访问命令访问的行row与已排序的访问命令访问的行row相同时，将当前选择的访问命令排在与其访问相同块bank和行row的访问命令后，同时，将原本排在该访问命令后的其他访问命令后移；否则，将当前选择的访问命令排在已排序的所有访问命令之后。

2.根据权利要求1所述的LPDDR2存储控制器，其特征在于，还包括：

计数器，用于记录访问命令的阻塞时间；

阻塞时间判定模块，用于判断访问命令对应的阻塞时间是否达到预设阈值；

置顶模块，用于在阻塞时间判定模块判断访问命令对应的阻塞时间达到预设阈值时，将阻塞时间达到预设阈值的访问命令排在首位，并将其他访问命令后移。

3.根据权利要求1所述的LPDDR2存储控制器，其特征在于，还包括：

写数据缓存模块，用于存储从总线接收的数据；

访问命令输出控制模块，用于按照所述排序模块对访问命令的排列顺序依次从访问确定模块中读取访问命令，发送给LPDDR2主状态机执行；

写数据输出控制模块，用于在访问命令输出控制模块读取的是写命令时，将写数据缓存模块存储的与写命令对应的数据读出并发送至LPDDR2主状态机；

读数据输出控制模块，用于在访问命令输出控制模块读取的是读命令时，将LPDDR2主状态机执行该读命令所返回的数据发送至总线。

4.根据权利要求3所述的LPDDR2存储控制器，其特征在于，所述写数据输出控制模块包括：

写数据存储位置分配单元，用于为各写命令在所述写数据缓存模块中分配存储区，所述存储区用于缓存与所述写命令对应的数据；

位置保存单元，用于保存所述各写命令对应的存储区位置；

数据输出单元，用于在访问命令输出控制模块读取的是写命令时，获取写命令对应的存储区位置，依据存储区位置获取所述写命令对应的数据并发送至LPDDR2主状态机。

5.根据权利要求3所述的LPDDR2存储控制器，其特征在于，LPDDR2存储控制器内置有用来标识从总线接收的读命令对应的读命令顺序编号的读命令顺序计数器，所述读命令顺序编号表明从总线接收的读命令的实际顺序。

6.根据权利要求5所述的LPDDR2存储控制器，其特征在于，所述读数据输出控制模块包括：

编号保存单元，用于保存各读命令对应的读命令顺序编号；

读数据缓存单元，用于接收LPDDR2主状态机执行所述访问命令输出控制模块读取的读命令返回的数据，并获取该读命令对应的读命令顺序编号，缓存所述返回的数据和该返回数据对应的读命令顺序编号；

读数据输出单元，用于依据从总线接收读命令的顺序获取编号保存单元中保存的读命令顺序编号，当所述读数据缓存单元中缓存有所述读数据输出单元获取到的读命令顺序编号时，将该读命令顺序编号对应的返回数据发送至总线，以及当读数据缓存单元中未缓存有读数据输出单元获取到的读命令顺序编号时，等待读数据缓存单元接收到并缓存该读命令顺序编号对应的返回数据后发送返回数据至总线。