[发明专利]绝缘体上的硅衬底结构及器件

说明书

技术领域

本发明涉及半导体制造领域，尤其涉及绝缘体上的硅(SOI，Silicon on Insulator)衬底结构及器件。

背景技术

随着技术进步，集成电路发展到超大规模纳米阶段，体硅衬底及体硅器件的工艺正接近物理极限，在进一步减小集成电路特征尺寸方面遇到严峻挑战，目前业界认为SOI衬底及SOI器件为取代体硅衬底及体硅器件的最佳方案之一。

SOI器件通常具备“顶层器件/绝缘层/底层衬底”三层结构，通过绝缘层实现了顶层器件与底层衬底之间的全介质隔离，所述绝缘层通常为二氧化硅，称为埋氧层。与体硅器件相比，采用SOI器件的运行速度提高20％-35％，功耗减小35％-70％，且能够与现有体硅器件工艺兼容，减少13％-20％工序。

图1所示为一种现有全耗尽(FD)SOI CMOS器件结构示意图，该FD SOICMOS器件是一种采用SOI衬底的CMOS器件，包括栅极(G)11、漏极(D)12、源极(S)13、沟道区(Channel)14、埋氧层(BOX)15及底层硅16，其中D12连接第一接触端(Contact)120，S13连接第二接触端(Contact)130。包括D 12、S13及沟道区14的顶层硅与底层硅16通过埋氧层15绝缘隔离。

BOX 15的存在使得FD SOI CMOS器件具备上述SOI器件的优点，但由于BOX 15的热导率极低，仅约为体硅的1％，因此沟道区14产生的热量受到BOX15的极大阻挡，无法及时耗散，提高了沟道区14的晶格温度(Lattice Temperature)，产生严重的自加热效应，从而降低了高电场下载流子的迁移率，致使SOI器件的驱动电流下降。

目前业内出现下述技术方案以提高沟道区14的散热能力来减弱自加热效应，例如减小BOX 15厚度或者在沟道区14下方形成窗口使得沟道区14与底层硅16直接接触。

对于减小BOX 15厚度的方案，将使得D12与S13与底层硅16的隔离距离变小，由于D12与S13正下方的BOX 15厚度与SOI器件性能极其相关，若降低该厚度，将会增大这个区域的电容，使SOI器件的开关速度退化，从而大幅度降低SOI器件性能，或者无法制造出满足使用条件的SOI器件。

对于在沟道区14下方形成窗口使得沟道区14与底层硅16部分接触以便散热的方案，不仅在形成该窗口的过程中会导致BOX 15的断裂处与底层硅16过渡区存在缺陷甚至大量缺陷，而且由于沟道区14与底层硅16接触，将提高寄生电容，大幅度丧失BOX 15隔离沟道区14与底层硅16带来的优势，带来例如器件速度大幅度降低、功耗大幅度增加等问题。另外该方案将对已有SOI工艺较多改动，实施成本高。

发明内容

本发明提供了SOI衬底结构及采用该SOI衬底结构的SOI器件，以进一步减弱SOI器件自加热效应，并避免现有减弱自加热效应方案中存在的大幅度降低SOI器件性能、工艺改动多及成本高等问题，而且还能够提高漏端电流大小，且降低器件关态泄漏电流，显著提高开态电流与关态电流的比值。

本发明技术方案的核心思路是减小沟道区下方的绝缘层厚度，而沟道区未覆盖的绝缘层，例如源极和漏极下方的绝缘层，厚度保持不变。则既能够通过减小沟道区下方绝缘层厚度，提高沟道区的散热能力，减小晶格温度，减弱自加热效应，而且由于沟道区未覆盖的绝缘层厚度未减小，因此能够很小幅度降低甚至未降低SOI器件的性能。

本发明提供的一个SOI衬底结构包括绝缘层及绝缘层下方的底层衬底，绝缘层划分为用作位于采用所述衬底结构的器件的沟道区下方的第一绝缘层及第一绝缘层以外的第二绝缘层，第一绝缘层或部分第一绝缘层的厚度小于第二绝缘层厚度。

本发明提供的一个SOI器件，包括采用了上述结构的SOI衬底及位于该衬底上方的顶层器件。

本发明提供的SOI器件，通过减小全部或部分第一绝缘层的厚度使其小于第二绝缘层厚度，可以提高沟道区的散热性，降低沟道区的晶格温度，减弱了自加热效应，从而降低高电场下沟道区载流子迁移率的退化程度，使得漏端电流增加，而且还降低了源端和漏端的潜在耦合率，从而减低泄漏电流，显著提高开态电流与关态电流的比值。

根据SOI绝缘层材料、SOI器件类型，本发明还提供了多种SOI衬底结构和SOI器件，本发明提供的SOI衬底结构和SOI器件可以但不限于下述应用：绝缘层材料为氧化硅或氮化硅等；SOI器件是全耗尽型或部分耗尽型CMOS器件、LDMOS器件、DMOS器件或双极型器件等。