[发明专利]外延沟道的SiCIEMOSFET器件及制备方法

说明书

技术领域

本发明属于微电子技术领域，涉及半导体器件，特别是一种外延沟道的SiC IEMOSFET器件及制备方法。

背景技术

SiC以其优良的物理化学特性和电学特性成为制造高温、大功率电子器件的一种最有优势的半导体材料，并且具有远大于Si材料的功率器件品质因子。SiC功率器件MOSFET的研发始于20世纪90年代，具有输入阻抗高、开关速度快、工作频率高、耐高温高压等一系列优点，已经在开关稳压电源、高频加热、汽车电子以及功率放大器等方面取得了广泛的应用。

然而，目前SiC功率MOSFET器件中SiC和SiO₂的接触界面质量较差，高密度的界面态和界面粗糙导致器件沟道迁移率急剧降低、导通电阻迅速增大，甚至使基于SiC的器件的性能劣于基于Si的器件的性能。因此，通过改进工艺技术和器件结构来降低SiC和SiO₂的接触界面粗糙度和界面态密度一直是比较活跃的课题。

离子注入及高温退火工艺是造成SiC MOSFET界面粗糙的主要原因。研究表明1600度左右的高温退火后表面的粗糙度会增加10倍以上。而严重的界面粗糙度还会导致栅氧化层的可靠性降低。双外延MOSFET通过p+和p^-两次外延形成p阱，避免了离子注入工艺导致的界面粗糙及高浓度p型杂质对器件沟道迁移率的影响。但是p+外延之后的沟槽刻蚀所形成的界面凹槽会导致器件的击穿特性明显退化。为解决这一问题，SHINSUKE HARAD等人于2008年提出了一种IEMOSFET器件结构，如图1所示，它包括栅极1、SiO₂隔离介质2、源极3、源区N⁺接触4、P⁺接触5、掩埋沟道区6、P^-外延层7、JFET区域8、P阱9、N^-漂移层10、N⁺衬底11和漏极12。这种IEMOSFET器件结构采用选择性离子注入形成p阱底部的p+层，然后外延形成p-层，避免了沟槽刻蚀的过程。并结合隐埋沟道结构，削弱了SiC和SiO₂接触界面对沟道迁移率的影响，大幅降低了器件的导通电阻，击穿电压为1100V的器件导通电阻达到4.3mΩ·cm²。

采用这种结构和工艺虽然在一定程度上改善了器件的界面特性，但是由于器件的掩埋沟道6仍由离子注入形成，所带来的SiC和SiO₂的接触界面粗糙以及高界面态密度等一系列问题，使得反型层电子迁移率大幅度降低、器件的导通电阻增大，严重的影响了器件的性能。

发明内容

本发明的目的在于保留上述IEMOSFET已有的优点，并对上述已有技术的缺点进行改进，提供一种外延沟道的SiC IEMOSFET器件及制备方法，以抑制离子注入工艺所带来的SiC和SiO₂的接触界面粗糙以及高界面态密度对器件性能的影响，从而提高反型层电子迁移率，降低器件的导通电阻。

本发明的目的是这样实现的：

一.本发明的器件包括：栅极、SiO₂隔离介质、源极、源区N⁺接触、P⁺接触、P^-外延层、JFET区域、P阱、N^-漂移层、N⁺衬底和漏极，其中，在SiO₂隔离介质与JFET区域之间设有上外延沟道层，以保证器件在工作状态下的导电沟道深度，减少表面散射对迁移率的影响。

所述的上外延沟道层厚度为0.1μm～0.2μm，氮离子掺杂浓度为3×10¹⁶cm^-3。

所述的上外延沟道层为氮离子掺杂，掺杂浓度为3×10¹⁶cm^-3。

二.本发明的器件的制作方法，包括如下步骤：

(1)在N⁺碳化硅衬底样片上外延生长厚度为8～9μm、氮离子掺杂浓度为1×10¹⁵cm^-3～2×10¹⁵cm^-3的N^-漂移层，其外延生长温度为1570℃，压力为100mbar，反应气体是硅烷和丙烷，载运气体为纯氢气，杂质源为液态氮气；