[发明专利]一种双晶体管零电容动态RAM的制备方法

说明书

技术领域

本发明一般涉及半导体制造技术领域，更确切地说，本发明涉及一种具有可制造性设计的基于绝缘体上硅的后栅极工艺的双晶体管零电容动态RAM的制备方法。

背景技术

随着半导体集成电路进入更高阶工艺时代，传统一晶体管一电容器（One Transistor One Capacity，简写为1T1C）结构的DRAM是由电容与晶体管制成的，电容用来存储数据而晶体管作为数据通向系统的开关部件，这无疑加剧了制造工艺的复杂性，尤其是高集成密度、低漏电的电容器制备难度是越来越大。因此，目前对可能替代1T1C结构DRAM的双晶体管（Two Transistors，简写为2T）甚至单晶体管结构的零电容动态RAM或者无电容动态RAM（Zero-Capacitor RAM 或者 Capacitorless RAM，简写为Z-RAM）研究越来越热门，Z-RAM能够将DRAM的存储密度翻一番，将处理器的缓存容量提高五倍，而无需要求使用特殊的材料或更先进的制造工艺，具有良好的应用前景。美国专利US 2010/0329043 A1公开了一种浮体/栅单元（FBGC：Floating Body / Gate Cell，简写为FBGC）双晶体管动态RAM结构，图一为其单元结构（以NMOS为例），它是基于绝缘体上硅（Silicon On Insulator，简写为SOI）的双MOS结构（可以是部分耗尽<Partial Depletion，PD>或者全部耗尽<Full Depletion，FD>），图中，T1的源漏一起连接BL1（Bit Line 1，位线1），它利用T1在关态时栅和源漏的栅极诱生漏极漏电流（Gate-Induced Drain Leakage，简写为GIDL）效应对其浮体（Floating Body）充正电荷以及T1开态时对浮体放电来实现”0”、”1”的存储与转换；图二为利用UFDG/Spice3模型仿真的该2T DRAM各种状态下各个结点的电压变化特性，BL2电压或电流为读出结果。为了快速对T1充放电，实现即写过程的高速度，要求T1源漏与栅极有较大的交叠（Overlap），以尽量增大GIDL效应。为了能使T1浮体电荷快速驱动T2，要求尽量减小T2寄生电容，为此要求T2的源漏与栅极有较大的距离（Underlap）以减小T2栅极与源漏间的寄生电容，这种FBGC 2T DRAM结构具有一定独特性，但它没有解决可制造性（DFM，Design for Manufacturability）问题，即如何在工艺上通过自对准有效实现不同于常规CMOS工艺的T1源漏与栅极有较大的交叠和T2源漏与栅极有较大的距离特性。

发明内容

针对上述存在的问题，本发明的目的是提供一种具有可制造性设计的基于绝缘体上硅的后栅极工艺制造的双晶体管零电容动态RAM的制备方法，在工艺上通过自对准有效实现不同于常规CMOS工艺的T1源漏与栅极有较大的交叠（Overlap）和T2源漏与栅极有较大的距离（Underlap）特性，适用于45nm以下的高介电常数氧化层金属栅极后栅极工艺的集成电路制备中，是通过下述技术方案实现的：

一种双晶体管零电容动态RAM的制备方法，其中的双晶体管为形成在共同衬底上的两个级联MOS晶体管T1和T2，其中，包括前备工序，所述前备工序包括：

在T1和T2各自源漏极间的沟道表面分别形成有薄氧化层；

在薄氧化层上方通过附加样本栅湿回蚀分别形成有T1和T2各自的栅极沟槽，并分别在T1和T2各自的栅极沟槽中形成有高介电层和其上方的金属氧化物介电材料层。

通过T1、T2各自栅极沟槽的开口，通过离子注入分别改变T1、T2所包含的金属氧化物介电材料层靠近源极和漏极的两端的功函数，以使T1沟道区域中靠近源极和漏极的区域在不加栅压情况下反型为与源漏区相同的掺杂类型，T2沟道区域中靠近源极和漏极的区域在不加栅压情况下反型为与源漏区相反的掺杂类型。

上述双晶体管零电容动态RAM的制备方法，其中，当两个级联MOS晶体管T1和T2全部都是NMOS结构时，所述前备工序包括：

在T1和T2各自源漏极间的沟道表面分别形成有薄氧化层；

在薄氧化层上方通过附加样本栅湿回蚀分别形成有T1和T2各自的栅极沟槽，并分别在T1和T2各自的栅极沟槽中形成有高介电层和其上方的金属氧化物介电材料层；