[发明专利]位线结构及其制造方法

说明书

技术领域

本发明是有关于半导体装置，且特别是有关于一种动态随机存取存储器及其制造方法。

背景技术

目前，动态随机存取存储器(dynamic random access memory，DRAM)产业已发展出埋入式位线结构，将位线制作于基材中，以缩减存储器的体积。目前，业界亦已导入垂直式晶体管的结构。在垂直式晶体管结构中，晶体管的主动区形成于单晶的半导体基材中。储存电容形成于主动区的顶部。位线及字线埋在半导体基材中，每条位线字线与晶体管的主动区电连接，并通过位线及字线控制储存电容中电荷的变化。

目前，有多种形成埋入式位线的方法。例如，参见US Application2010/0090348，其是利用在沟槽的单边侧壁上形成开口的工艺，使位线得以透过该单边侧壁的开口，透过接触元件与其他半导体元件电连接。然而，依照上述方法所制造的动态随机存取存储器，特别是在尺寸微缩之后，由一位线的该单边侧壁开口扩散至半导体基材中的有可能会于各种高温工艺中扩散至另一位线附近，而产生高的寄生电容。例如，如图1显示为依照现有方法制造的动态随机存取存储器的位线的剖面图。位线130的接触元件128有可能会在各种高温工艺下在半导体基材100中扩散至相邻的位线130附近(扩散后以虚线表示)，而产生高的寄生电容。因此，为了降低寄生电容，位线及位线之间需要一较大的间隔，或以更厚的绝缘层110来隔离位线102a及半导体基材100，不利于更先进的半导体工艺的发展。

因此，业界需要的是一种能够改善上述问题的位线结构及其制造方法。

发明内容

本发明实施例提供一种位线结构的制造方法：提供一基材；形成一瓶状沟槽于此基材中，其中此瓶状沟槽包含一第一沟槽及一扩大的第二沟槽，且其中此第一沟槽及此第二沟槽各自具有相互面对的一第一侧壁及一第二侧壁，此第一及此第二沟槽的此第一侧壁皆位于此瓶状沟槽的同一侧；形成一绝缘层覆盖此第二沟槽的此第一及此第二侧壁及底部；形成一朝向此第一沟槽的第一开口于此绝缘层中；自此第一开口移除此绝缘层的靠近此第二沟槽的此第一侧壁的一顶部部分的部分，形成一第二开口，此第二开口连接此第一开口并暴露出此第二沟槽的此第一侧壁的此顶部部分；填入一导电材料于此第二开口中；以及形成一导线于此瓶状沟槽的底部，此导线与此导电材料直接接触。

本发明实施例一种位线结构，包括：一基材，具有一瓶状沟槽于其中，其中此瓶状沟槽包含一第一沟槽及一扩大的第二沟槽，且其中此第一沟槽及此第二沟槽各自具有相互面对的一第一侧壁及一第二侧壁，此第一及此第二沟槽的此第一侧壁皆位于此瓶状沟槽的同一侧；一绝缘层，位于此第二沟槽中，具有一第一开口朝向此第一沟槽，且与此第二沟槽构成一第二开口，此第二开口连接至此第一开口并暴露出此第二沟槽的此第一侧壁的一顶部部分；一导电材料，至少位于此基材的邻接于此第二开口的部分中；以及一导线，位于此第一开口中，且与此导电材料直接接触。

依照本发明实施例所提供的位线结构及其制造方法，可有效降低位线及位线之间的寄生电容，且不会增加位线及位线之间的最小间隔。因此，位线及位线之间的间隔即便大幅缩减，亦不会导致有过高的寄生电容产生。

附图说明

此处所说明的附图用来提供对本发明的进一步理解，构成本申请的一部分，并不构成对本发明的限定。在附图中：

图1显示现有的动态随机存取存储器的位线结构的剖面图；

图2显示依照本发明实施例的动态随机存取存储器的上视图；

图3A至图3S显示依照本发明实施例的动态随机存取存储器的位线的制造步骤的剖面图。

附图标号：

100～半导体基材；               110～绝缘层；

128～接触元件；                 130～位线；

202～位线；                     204～字线；

206～主动区；                   208～接触插塞；

210～接触插塞；                 300～基材；

302～垫层；                     304～第一沟槽；

305a～第一侧壁；                305b～第二侧壁；

306～保护层；                   308～第二沟槽；

309～瓶状沟槽；                 310～绝缘层；