[发明专利]用于编码和发送来自模数转换处理的数值的方法和电路

权利要求书

1.一种模数转换器系统，包括：

模数转换器电路，其被构造来在转换周期期间依序提供多个代码；

编码器接口电路，其被构造来接收所述多个代码，并且得出冗余数字表示；

所述编码器接口电路进一步被构造来在所述转换周期期间发送所述冗余数字表示的一部分。

2.根据权利要求1所述的模数转换器系统，其中，所述编码器接口电路被构造来使用数值逐次逼近算法来得出所述冗余数字表示。

3.根据权利要求1所述的模数转换器系统，其中，所述编码器接口电路被构造来响应于所述模数转换器电路提供在所述多个代码中的一个代码而将所述冗余数字表示的数值不确定范围变窄。

4.根据权利要求1所述的模数转换器系统，其中，所述编码器接口电路包括数字状态机，所述数字状态机被构造来响应于所述模数转换器电路提供在所述多个代码中的一个代码而被定时。

5.根据权利要求1所述的模数转换器系统，其中，所述冗余数字表示包括：

第一代码，用于表示第一数值；

第二代码，用于表示第二数值；

其中，所述第一代码和第二代码是用于指定数值的复合代码的不同分段。

6.根据权利要求5所述的模数转换器系统，其中，使用相加来组合所述第一数值和所述第二数值，以计算由所述复合代码指定的数值。

7.根据权利要求5所述的模数转换器系统，其中，所述第一代码和第二代码是所述第一数值和第二数值的二进制加权的表示。

8.根据权利要求1所述的模数转换器系统，其中，所述编码器接口电路被构造来实现限制操作。

9.根据权利要求1所述的模数转换器系统，其中，所述编码器接口电路被构造来在时钟信号的周期期间发送一组所述冗余数字表示的至少两个比特。

10.根据权利要求9所述的模数转换器系统，其中，所述编码器接口电路被构造来在所述时钟信号的上升沿发送第一比特，并且在所述时钟信号的下降沿发送第二比特。

11.根据权利要求1所述的模数转换器系统，其中，所述编码器接口电路被构造来在发送周期期间发送所述冗余数字表示，其中所述发送周期的至少一半与所述转换周期重叠。

12.根据权利要求1所述的模数转换器系统，其中，所述模数转换器电路被构造来使用逐次逼近算法来运行。

13.根据权利要求1所述的模数转换器系统，其中，所述模数转换器电路被构造来使用数字重叠算法来运行。

14.根据权利要求1所述的模数转换器系统，其中，所述模数转换器电路被构造来使用数字校正算法来运行。

15.根据权利要求1所述的模数转换器系统，其中，所述多个代码由被所述模数转换器电路依序提供的第一数量的代码构成，并且其中，所述冗余数字表示的代码包括第二数量的比特，其中，所述第二数量大于所述第一数量。

16.一种用于编码和发送从由模数转换器电路实现的依序模数转换处理获得的第一数值的方法，包括步骤：

接收对于第一数制定义的第一组代码；所述第一组代码将所述第一数值限制为由第一数值不确定范围围绕；

使用用于指定数值的代码来提供与所述第一数制不同的第二数制；

向对于所述第二数制定义的代码的一部分分配数字状态，以限定围绕所述第一数值不确定范围的第二数值不确定范围；以及

在所述模数转换处理结束之前，发送代表对于所述第二数制定义的所述代码的部分的所述分配的数字状态的信号。

17.根据权利要求16所述的方法，进一步包括步骤：

实现数值逐次逼近算法，以限定围绕所述第一数值不确定范围的所述第二数值不确定范围。

18.根据权利要求16所述的方法，进一步包括步骤：

使用对于所述第二数制定义的代码的第一分段来定义第一分段数值；

使用对于所述第二数制定义的所述代码的第二分段来定义第二分段数值；

使用相加来组合所述第一分段数值和所述第二分段数值。

19.根据权利要求18所述的方法，其中，对于所述数制定义的所述代码的所述第一分段和所述第二分段是可交换的。

20.根据权利要求16所述的方法，进一步包括步骤：

在所述模数转换处理中实现数字校正算法。