[发明专利]晶粒的可配置制程变异监控电路及其监控方法

说明书

技术领域

本发明涉及一种制程变异的监控电路，特别涉及一种在晶粒阶段监控制程变异的可配置监控电路及其方法。

背景技术

当CMOS制程发展进入纳米等级后，产品良率因制程变异(processvariation)受到的影响变得越来越大，而这也增加了良率提升(yieldramp-up)的难度。目前遇到低良率(low yield)问题只能靠电路设计自动化的工具供货商(Electronic Design Automation Vendor；EDA Vendor)所提供的缺陷诊断工具(defect diagnosis tool)来诊断缺陷位置(defectlocation)。一般以静态错误模型(static fault model)进行诊断，但这种模型的主要功能是寻找因制程仪器造成的固定性缺陷，无法模拟由制程变异造成的影响。

现有获取制程信息的一种方式是由晶圆厂在每一片晶圆的切割沟槽区域内设置测试键(test key)，藉以收集制程相关信息，然而基于面积成本的考虑，每片晶圆中所摆放的测试键是很有限的，无法得到全面性的信息，而且这些测试键无法保留到切割阶段后，后因此仍需另循途径取得更多的制程信息，以提升后续的诊断或除错能力，才能有效提升良率。

还有一种方式是在芯片(chip)中内建监控电路(monitor)，但这些监控电路为获得高精确度，大多设计为模拟电路，模拟电路的架构与数字电路不同，且因为定制化的设计，模拟电路能够承受更大的制程变异，无法清楚反映制程变异对数字电路造成的影响。

在晶圆回厂后，通常会需要对良率做分析以了解目前制程状况，一种常见的分析做法是使用晶圆地图(wafer map)来了解制程状况，这种做法需对每个测试键做测量，然而在CP/FT量产测试环境时使用的是造价昂贵的测试机台，测试时间必须压缩以免浪费测试成本，这种做法的测试时间长，因此测试成本高昂。

现有的制程信息收集方式因为必须靠测量仪器或测试机台来量取信号参数，因此不仅需要高阶的测量仪器，且有可能机台本身会导入更大的误差，此外由于IC组件随着制程进步不断缩小，同时速度也不断提升，此时金属布线(wire)所造成的延迟(delay)相对的就会变的明显，因此金属布线的变化对电路速度的影响已不容忽视，但现有方法却无法测量金属布线的变异，造成诊断功能不佳等等的问题。

发明内容

本发明的目的之一，在于提出一种晶粒的可配置制程变异监控电路。

本发明的目的之一，在于提出一种晶粒的可配置制程变异监控方法。

根据本发明，一种晶粒的可配置制程变异监控电路，包括一环形振荡器，该环形振荡器包括多个第一标准胞元、多个第二标准胞元以及多个多工器，根据一选择信号以一第一模式或一第二模式产生一振荡信号；一分频器耦接该环形振荡器，以一分频倍数分频该振荡信号，产生一分频信号；以及一频率检测器耦接该分频器，藉由一基本时钟计数该分频信号的周期，产生一输出计数值；其中，该输出计数值与该晶粒的制程变异有关。

根据本发明，一种晶粒的可配置制程变异监控方法，包括下列步骤：根据一选择信号将一环形振荡器切换以一第一模式或一第二模式产生一振荡信号；以一分频倍数分频该振荡信号，产生一分频信号；以及藉由一基本时钟计数该分频信号的周期，产生一输出计数值；其中，该环形振荡器包括多个第一标准胞元、多个第二标准胞元以及多个多工器，且该输出计数值与该晶粒的制程变异有关。

附图说明

图1是根据本发明的制程变异监控电路第一实施例的方块图；

图2是根据本发明的环形振荡器一实施例的电路图；

图3是根据本发明的制程变异监控电路第二实施例的方块图；

图4是根据本发明的环形振荡器另一实施例的电路图；

图5是根据本发明的制程变异监控方法一实施例的流程图；以及

图6是根据本发明的制程变异监控方法另一实施例的流程图。

主要组件符号说明

100  制程变异监控电路  100a 制程变异监控电路

102  环形振荡器        102a 环形振荡器

1024 多工器            1024a多工器

1025 多工器            1026 多工器

1027 多工器            1028 或门

104  分频器            106  频率检测器