[发明专利]半导体检测结构及其形成方法、检测方法

说明书

技术领域

本发明涉及半导体制造工艺，尤其涉及半导体检测结构及其形成方法、检测方法。

背景技术

随着超大规模集成电路(U1tra Large Scale Integration，ULSI)的快速发展，集成电路的制造工艺变得越来越复杂和精细。为了适应工艺要求，需要在越来越小的区域内形成越来越多的器件，但在传统的芯片电路布线结构中，芯片焊盘下通常不设置有源器件，这会浪费一定的芯片面积。因为焊盘是用于通过与连接到外电路的引线键合，把芯片的有源电路连接到外电路上。但引线键合的几种方法如热压键合、超声键合、热超声球键合都会对焊盘产生压力，并会伴有热能和振动的产生，这可能会使焊盘下方的介质层和金属层产生变形从而导致焊盘下方的器件受损甚至电路报废。

但是，为了提高集成度，有效地利用芯片面积，通过对布局结构、材料改善，一种称为焊盘下器件(Device-Under-Pad，DUP)的技术广泛应用于半导体制造领域。公开号为US2007/0123021A1的美国专利文件提供了一种焊盘下器件(DUP)的具体结构，请参考图1，包括：衬底110；形成在衬底110内的隔离结构120，所述隔离结构120用于隔离衬底110内的有源区(未图示)；形成在有源区内以及有源区表面的器件130；形成在所述衬底110表面的第一介质层140，且所述第一介质层140覆盖所述器件130和隔离结构120；形成在所述第一介质层140内且电学连接所述器件130的第一插塞141；形成在所述第一介质层140内且位于第一插塞140表面的第一金属层150；形成在所述第一金属层150表面的第二介质层160；形成在所述第二介质层160内且电学连接所述第一金属层150的插塞161；形成在所述第二介质层160表面的第二金属层170；形成在所述第二金属层170表面的钝化层180；形成在所述钝化层180开口处且与第二金属层170电学连接的焊盘190，所述焊盘190位于器件130的上方。所述焊盘下器件(DUP)技术把焊盘190直接设置在电路130的上方，这样可解决以往焊盘下不设置电路、浪费芯片面积的问题，但即使对工艺做了改善，焊盘下器件仍会因为引线键合而受损。

目前半导体制造已经进入了65nm、45nm甚至更小的技术阶段，低K介质在半导体制造中的使用已越来越普遍，利用低K介质材料作为介质层材料代替传统的二氧化硅介质，能提高器件密度，提升芯片集成度及降低功耗。但是由于低K介质材料与传统的介质层材料相比弹性系数较低，受到外力作用后，低K介质材料更容易变形。当引线键合对焊盘下方的器件产生应力作用，并且在晶圆切割、倒装芯片管芯的连接、器件的外壳注塑和倒装芯片的底层填充会加重这种应力作用，低k介质材料更容易产生变形，从而使相邻的金属层也产生变形，最终导致器件受损甚至电路报废。因此非常有必要检测焊盘下器件是否因为引线键合而受损。

但是，现有技术通常是在封装好的芯片后对所述芯片进行检测，上述检测方法只能判断芯片是否失效，无法通过上述的检测来获得芯片中焊盘下器件是否因引线键合导致受损的信息，而采用扫描电镜分析手段来对所述芯片进行检测会破坏所述芯片，从而造成资源浪费。

发明内容

本发明解决的问题是提供一种半导体检测结构及其形成方法、检测方法，避免了无法直接检测焊盘下器件受损，或者检测过程中会对芯片产生损伤。

为解决上述问题，本发明技术方案提供一种半导体检测结构，包括：半导体衬底；位于所述半导体衬底内的离子掺杂区，所述离子掺杂区包括第一区域和第二区域；依次位于所述离子掺杂区第一区域半导体衬底表面的栅氧化层和栅极；位于所述离子掺杂区和栅极表面的介质层；位于所述介质层表面的第一金属层；位于所述第一金属层和介质层表面的隔离层；位于所述隔离层表面的焊盘，所述焊盘与第一金属层利用导电结构电学连接；位于所述离子掺杂区第二区域表面的测试结构。

可选的，所述测试结构包括：第一导电插塞，所述第一导电插塞贯穿介质层且与所述离子掺杂区第二区域连通。

可选的，所述测试结构包括：第一导电插塞和第一测试金属层，所述第一导电插塞贯穿介质层且与所述离子掺杂区第二区域连通，所述第一测试金属层位于第一导电插塞和介质层表面。

可选的，所述测试结构包括：第一导电插塞、第一测试金属层，第四导电插塞和第二测试金属层，所述第一导电插塞贯穿介质层且与离子掺杂区第二区域连通，所述第一测试金属层位于第一导电插塞和介质层表面，所述第四导电插塞贯穿隔离层且与第一测试金属层连通，所述第二测试金属层位于第四导电插塞和隔离层表面。