[发明专利]基于开环结构的高速随机数发生器

说明书

技术领域

本发明涉及FPGA（现场可编程门阵列）上功能模块，尤其涉及FPGA上随机数发生器的实现。

背景技术

随着科学技术的发展，随机数发生器在许多方面有着广泛的应用，如通信安全、模拟和测试、神经网络的计算，随机性能的仿真，数字系统的内建自检测，游戏以及电子政务和电子商务系统等等。目前在密码学领域中随机数发生器的应用更加广泛。随机数在密码技术中是非常重要的，密钥管理、众多的密码学协议、数字签名和身份认证等都要用到随机数。对于密码系统的安全性来说，每个组件都是很重要的。一个组件设计的失败可能使整个密码系统崩溃。而密码随机数常常被用作密钥，补充信息，辅助信息和初始化向量。对每一个组件来说，使用一个好的RNG (随机数发生器)是必要的。在密码学领域中，无论是非对称算法中的私钥，还是对称算法中的密钥，其原始钥匙都是由随机数发生器产生的。在密码学应用的许多场合，往往希望产生的随机数是完全不可预测和真正随机的，人们将这种情况下的随机数发生器称作TRNG (真随机数发生器)，它有别于PRNG (伪随机数发生器)，因为后者往往是基于计算机特定算法而产生。

目前，适于FPGA芯片的随机数发生器的研究主要集中于：基于环形振荡器的随机数发生器、基于锁相环的随机数发生器和伪随机数发生器，其中：

基于环形振荡器的随机数发生器和基于锁相环的随机数发生器，能够产生高质量的随机数序列。但是随机数的产生速度较慢，随机数的产生速度很难超过10^6bit/s，而且基于锁相环的随机数发生器还得依靠锁相环，而有些FPGA芯片并不具有锁相环。多环振荡器的随机数发生器则存在温度、串扰和功耗等问题，从而可能严重影响到随机数发生器的鲁棒性。

伪随机数发生器在逻辑上比较简单，容易理解，消耗FPGA芯片上的资源不是太多，在FPGA芯片也容易实现。但其具有不可克服的缺点：随机性不好，周期不长，伪随机数发生器是基于数学算法的随机数发生器，一旦真随机的种子被暴露，伪随机数发生器的结果就是确定了。

 

发明内容

本发明要解决的技术问题在于克服上述现有技术的不足，而提出一种能够在FPGA芯片实现，无须特殊要求，鲁棒性高并且随机数产生速率快的随机数发生器。

本发明解决上述技术问题所采用的技术手段包括，提出一种基于开环结构的高速随机数发生器，包括：一随机数发生源，其采用亚稳态产生电路来获得随机序列，该亚稳态产生电路是通过调节FPGA中的双稳态器件的数据延迟与时钟延迟的关系来使该双稳态器件的数据输入违反数据的建立时间或者保持时间而实现的。

本发明，该FPGA中的双稳态器件的数据延迟与时钟延迟的关系是通过LCALL单元、CARRY单元或者逻辑门来调节的。

该双稳态器件是锁存器。

该随机数发生源包括多个相互串联的亚稳态产生电路，以提高随机性。

本发明，该高速随机数发生器还包括：一异或电路，其对该随机数发生源中的所有亚稳态产生电路的输出进行异或处理，再用一触发器来同步随机序列。

本发明，该高速随机数发生器还包括：一混频电路，其采用多个移位寄存器首尾相连的链路，并且通过一个异或门把该异或电路输出的随机序列加进该移位寄存器链，以提高鲁棒性。

该移位寄存器链包括五个移位寄存器。

本发明，该高速随机数发生器还包括：一异步FIFO，可用以将该混频电路输出的随机数写入其中，并由一外部设备从其读取随机数。

该异步FIFO包括：一双口RAM，用以存储随机数；一写地址产生单元，与该双口RAM相连，用以向该双口RAM写入随机数； 一读地址产生单元，与该双口RAM相连，用以从该双口RAM读取随机数。

本发明，该高速随机数发生器为总线上的一个从模块，其至少包括：一全局时钟输入端口、一读时钟输入信号、一空数据指示端口以及一随机数输出端。

与现有技术相比，本发明的基于开环结构的高速随机数发生器，能够能够方便地在FPGA芯片实现，无须特殊要求，鲁棒性高并且随机数产生速率快。

附图说明

图1是本发明的基于开环结构的高速随机数发生器实施例的结构框图。

图2是本发明实施例中亚稳态产生电路的电原理图。

图3是本发明实施例中随机数发生源的电原理图。

图4是本发明实施例中异或电路的电原理图。

图5是本发明实施例中混频电路的电原理图。

图6是本发明实施例中异步FIFO的电原理图。