[发明专利]基于开环结构的高速随机数发生器

权利要求书

1.一种基于开环结构的高速随机数发生器，其特征在于，包括：

一随机数发生源，其采用亚稳态产生电路来获得随机序列，该亚稳态产生电路是通过调节FPGA中的双稳态器件的数据延迟与时钟延迟的关系来使该双稳态器件的数据输入违反数据的建立时间或者保持时间而实现的。

2.依据权利要求1所述的高速随机数发生器，其特征在于，该FPGA中的双稳态器件的数据延迟与时钟延迟的关系是通过LCALL单元、CARRY或者逻辑门来调节的。

3.依据权利要求1所述的高速随机数发生器，其特征在于，该双稳态器件是锁存器。

4.依据权利要求1所述的高速随机数发生器，其特征在于，该随机数发生源包括多个相互串联的亚稳态产生电路，以提高随机性。

5.依据权利要求4所述的高速随机数发生器，其特征在于，该高速随机数发生器还包括：

一异或电路，其对该随机数发生源中的所有亚稳态产生电路的输出进行异或处理，再用一触发器来同步随机序列。

6.依据权利要求5所述的高速随机数发生器，其特征在于，该高速随机数发生器还包括：

一混频电路，其采用多个移位寄存器首尾相连的链路，并且通过一个异或门把该异或电路输出的随机序列加进该移位寄存器链，以提高鲁棒性。

7.依据权利要求6所述的高速随机数发生器，其特征在于，该异或电路包括四个串联的触发器；该移位寄存器链包括五个移位寄存器。

8.依据权利要求6所述的高速随机数发生器，其特征在于，该高速随机数发生器还包括：

一异步FIFO，可用以将该混频电路输出的随机数写入其中，并由一外部设备从其读取随机数。

9.依据权利要求8所述的高速随机数发生器，其特征在于，该异步FIFO包括：

一双口RAM，用以存储随机数；

一写地址产生单元，与该双口RAM相连，用以向该双口RAM写入随机数； 

一读地址产生单元，与该双口RAM相连，用以从该双口RAM读取随机数。

10.依据权利要求1所述的高速随机数发生器，其特征在于，该高速随机数发生器为总线上的一个从模块，其至少包括：一全局时钟输入端口、一读时钟输入信号、一空数据指示端口以及一随机数输出端。